公开(公告)号：KR1019980047251A

公开(公告)日：1998-09-15

申请号：KR1019960065727

申请日：1996-12-14

Applicant: 한국전자통신연구원 ,  삼진컴퓨터 주식회사 ,  기륭전자 주식회사

Inventor： 염병렬 ,  이수민 ,  조덕호 ,  한태현

IPC: H01L21/328

Abstract: 본 발명은 바이폴라 소자의 컬렉터 장치 및 그 제조 방법에 관한 것으로, 수평 구조 컬렉터가 매몰산화막에 의해 기판과 격리되게 하고, 매몰컬렉터 또한 컬렉터와 수평적으로 연결되도록 하여, 고출력화를 위한 고항복전압화와 동시에 고속화를 이룰 수 있는 바이폴라 소자의 컬렉터 장치 및 그 제조방법에 관한 것이다.

公开(公告)号：KR100137580B1

公开(公告)日：1998-06-01

申请号：KR1019940032108

申请日：1994-11-30

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 한태현 ,  염병렬 ,  이수민 ,  조덕호 ,  이성현

IPC: H01L21/328

Abstract: 본 발명은 베이스 저항을 줄이고 컬렉터-베이스 간의 접합용량을 감소시켜 소자의 성능을 향상시킬 수 있는 쌍극자 트랜지스터의 제조방법을 제공하는데 목적이 있는 것으로, 산화막을 이용한 소자격리 공정과, 컬렉터 영역에 산화막을 성장시키는 공정과, 베이스 박막/얇은 산화막/티타늄 박막/산화막을 순차적으로 적층하는 공정과, 감광막을 마스크로서 사용하여 고농도의 봉소를 이온주입하고 식각 속도 차이를 이용하여 에미터 영역의 산화막을 식각하고 노출된 티타늄 박막을 선택적으로 식각하고 열처리하여 티타늄 실리사이드를 형성하는 공정과, 베이스 전극인 티타늄 실리사이드 박막의 측면에 측면 산화막을 형성하여 베이스와 에미터를 격리시키는 공정과, 에미터 전극용 실리콘 박막의 형성 및 열처리에 의해 에미터를 형성하는 공정 및, 접점과 금속배선 형성 공정을 포함한다.

公开(公告)号：KR100137553B1

公开(公告)日：1998-06-01

申请号：KR1019940035490

申请日：1994-12-21

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 조덕호 ,  이수민 ,  한태현 ,  이성현 ,  염병렬 ,  강진영

IPC: H01L21/336

Abstract: 본 발명은 기존의 포토장비에 의하여 정의되는 감광막의 길이보다 게이트의 길이를 약 0.5㎛줄이는 방법에 관한 것으로, 실리콘 기판(5)위에 제1전도성박막(8) 및 절연막(9)을 연속적으로 도포한 후 게이트 마스크를 사용하여 게이트가 형성될 부분을 감광막에 의하여 정의하고, 절연막(9)을 식각하고 측벽절연막(8)위에 선택적으로 제2전도성박막(11)을 성장함과 동시에 노출된 절연막들(9,10)을 선택적으로 식각하고 LDD를 형성한 후 제1전도성박막(8)을 식각하여 게이트를 형성한다.

公开(公告)号：KR100137568B1

公开(公告)日：1998-04-28

申请号：KR1019940034160

申请日：1994-12-14

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 염병렬 ,  한태현 ,  이수민 ,  조덕호 ,  이성현 ,  강진영

IPC: H01L27/082

Abstract: 본 발명은 컴퓨터나 광통신 등의 고속 정보처리 시스템에 유용한 고집적형 자기정렬 바이폴라 트랜지스터를 제조하는 방법에 관한 것이다. 본 발명에서는 소자격리를 위한 트렌치 격리공정을 개선하여 소자의 집적도를 향상시키고, 활성영역 외의 컬렉터 영역을 모두 저심도랑과 유사한 깊이를 갖도록 열산화함으로써 도랑의 수를 감소시켜 공정을 단순화한다.
또한, 배선전극과 기판과의 기생용량과 관계있는 절연막의 두께를 저심도랑의 두께만큼 임의로 조절하여 금속배선의 기생용량을 줄인다. 가급적 SEG 공정을 배제하여 공정을 단순화시킴과 아울러 에미터, 베이스 및 컬렉터를 모두 자기정렬시킨다.

公开(公告)号：KR100119907B1

公开(公告)日：1997-10-17

申请号：KR1019930026316

申请日：1993-12-03

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 이수민 ,  염병렬 ,  조덕호 ,  한태현 ,  이성현 ,  권오준

IPC: H01L21/331

Abstract: A fabrication method of bipolar transistor is provided to improve movement speed using a silicide as a base electrode. The method comprises the steps of: forming an insulating layer(2) on a silicon substrate(1) used as collector for isolating an active region and forming a base single-crystal layer(3); defining an emitter-base region by patterning a silicide film(4); depositing an insulating layer(6) on the silicide film(4); and forming a base electrode by etching the insulating layer(6) and the silicide film(4) using a photo-resist film(5) as a mask. Thereby, it is possible to improve movement speed of bipolar transistor using a slicide as a base electrode for decreasing base resistance.

Abstract translation: 提供双极晶体管的制造方法，以使用硅化物作为基极来提高移动速度。 该方法包括以下步骤：在用作隔离有源区的集电体的硅衬底（1）上形成绝缘层（2）并形成基底单晶层（3）; 通过图案化硅化物膜（4）来限定发射极 - 基极区域; 在硅化物膜（4）上沉积绝缘层（6）; 以及使用光致抗蚀剂膜（5）作为掩模蚀刻绝缘层（6）和硅化物膜（4）来形成基极。 由此，可以提高使用切片机作为基极电阻降低基极电阻的双极晶体管的移动速度。

公开(公告)号：KR1019970054342A

公开(公告)日：1997-07-31

申请号：KR1019950052690

申请日：1995-12-20

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 염병렬 ,  조덕호 ,  한태현 ,  이수민 ,  편광의

IPC: H01L29/70

Abstract: 본 발명은 이온주입이나 도랑을 이용한 베이스 결정박막 바이폴러 트랜지스터의 소자격리와 컬렉터－베이스 자기정렬의 동시형성방법에 관한 것으로서, 그 특징은 바이폴러 트랜지스터의 제조방법에 있어서, 반도체 기판에 전도성 매몰 컬렉터를 형성시키는 제1과정과, 컬렉터 박막을 성장시키는 제2과정과, 컬렉터 연ㄱ려영역과 절연막을 형성하는 제3과정과, 절연막과 베이스 전극용 전도성 반도체 박막을 패터닝하는 제4과정과, 측면부분에 절연막을 형성시키는 제5과정과, 정의된 활성영역에만 컬렉터 영역을 형성하는 제6과정과, 절연막과 소작격리용으로 절연막이 채워진 얇은 도랑을 형성시키는 제7과정과, 전도성 측면 반도체 박막을 형성하는 제8과정과, 베이스와 컬렉터가 자기정렬되어 베이스용 전도성 반도체 박막을 증착시키는 제9과정과, 패터닝하여 박막으로 구성된 베이스 전극영역을 형성하는 제10과정과, 절연막을 도포하는 제11과정 및 컬렉터용 전도성 반도체 박막과 베이스 전극용 전도성 반도체 박막과 베이스용 전도성 반도체 박막을 자기정렬하는 제12과정을 포함하며, 절연막이 채워진 얇은 도랑으로 소자격리가 이루어지며, 컬렉터용 반도체 박막에 마스크 없이 선택적으로 컬렉터 영역을 형성하며, 상하 양방향 동작성 수직구조를 갖게 하는데에 있으므로, 본 발명은 바이폴러 트랜지스터의 동작속도를 규소／규소 게르마늄 이종접합 박막구조를 사용하여 증가시키는 동시에 이온주입이나 도랑을 이용한 소자격리 공정과 컬렉터－베이스의 자기정렬 및 선택적 컬렉터 이온주입 공정을 동시에 하나의 감광막 마스크로 형성시킴으로써 제작공정을 간단화하며, 생산성을 제고하 며 동시에 컬렉터－베이스 기생용량의 감소를 통하여 소자의 차단 주파수 및 최대 진동 주파수를 증가시키는데에 그 효과가 있다.

公开(公告)号：KR1019970053000A

公开(公告)日：1997-07-29

申请号：KR1019950050530

申请日：1995-12-15

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 한태현 ,  이수민 ,  조덕호 ,  염병렬 ,  편광의

IPC: H01L21/331

Abstract: 본 발명은 자기정렬(self-align) 방법에 의한 쌍극자 트랜지스터의 제조방법에 관한 것으로서, 그 특성은 바이폴러 트랜지스터의 제조방법에 있어서, 규소 기판 위에 제 1 절연막 패턴을 형성하고 제 1 전도형 불순물을 이온주입하고 열처리하여 매몰층을 형성하는 제 1 공정과, 상기 웨이퍼 상에 제 2 절연막으로 소정의 활성영역을 정의하고 제 1 전도형 불순물이 첨가된 단결정 규소 박막을 선택적으로 성장시키고 감광막을 마스크로 컬렉터 싱커 부분에 고농도로 제 1 전도형 불순물을 첨가하는 제 2 공정과, 상기 감광막을 제거하고 웨이퍼 전면에 완충용 규소 박막과 제 2 전도형 불순물이 첨가된 베이스 박막을 순차적으로 성장시킨 다음 제 1 전도형 불순물이 첨가된 에미터 박막과 제 3 절연막을 순차적으로 적층하고 감광막으로 에미터를 정의하고 절연 막과 에미터 박막을 순차적으로 건식식각한 다음 비활성 베이스영역에 제 2 전도형 불순물을 이온주입하는 제 3 공정과, 상기 감광막을 제거하고 베이스 전극부분을 감광막으로 정의하고 베이스 박막과 규소 박막을 건식식각하는 제 4 공정과, 상기 감광막을 제거하고 웨이퍼 전면에 제 4 절연막을 적층한 후 열처리하여 에미터 박막내의 불순물을 확산시켜 에미터를 형성하고 감광막으로 베이스 전극부분을 정의하는 제 5 공정과, 상기 감광막을 마스크로 하여 제 4 절연막을 건식식각하여 에미터 박막의 측면에 측면절연막을 형성함과 동시에 베이스 전극이 형성되는 부분의 절연막을 식각하여 베이스 박막을 노출시킨 후 제 2 전도형 불순물을 고농도로 이온주입하는 제 6 공정과, 상기 감광막을 제거하고 노출된 베이스 박막 상에 선택적으로 베이스 전 극용 박막을 형성시키고 제 5 절연막을 적층하는 제 7 공정과, 상기 절연막을 평탄화하여 에미터 박막 위의 제 5 절연막을 제거하여 에미터 박막 위의 제 3 절연막을 노출시키는 제 8 공정과, 상기 노출된 제 3 절연막을 식각하여 에미터 접점을 형성하는 제 9 공정과, 감광막으로 베이스와 컬렉터 접점을 정의하고 절연막을 식각하여 접점을 형성하는 제 10 공정 및 상기 감광막을 제거하고 금속 전극을 형성하는 제 1 공정을 포함하는 데에 있으므로, 본 발명은 규소 게르마늄을 베이스로 사용하여 에미터(Emitter)와 베이스의 에너지 띠의 차이(energy bandgap)에 의해 전위장벽이 형성되어 에미터에서 베이스로의 반송자(carrier)의 주입은 증가되는 반면 베이스에서 에미터로의 반송자의 주입은 차단되어 결과적으로 전류이득이 증가되는 데에 그 효과가 있다.

公开(公告)号：KR1019970004431B1

公开(公告)日：1997-03-27

申请号：KR1019930028270

申请日：1993-12-17

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 이성현 ,  조덕호 ,  한태현 ,  이수민 ,  염병렬 ,  권오준

IPC: H01L21/331

Abstract: A fabrication method of bipolar transistors is provided to minimize an external base resistance using diffusion of indium ions. The method comprises the steps of: forming an emitter mesa and a base mesa by sequentially etching an emitter cap(6), emitter(5), buried base(4), collector and collector junction layer(2); forming a contact hole by etching an insulating layer(7); forming a resistance contact by depositing an emitter electrode(8) and a collector electrode(9) and annealing; opening the resistant contact; and diffusing an indium ions(10) to form an external base junction region(12) by annealing at low temperature. Using diffusion of indium ions(10), the resistance of external base junction region(12) is minimize.

Abstract translation: 提供双极晶体管的制造方法，以便使用铟离子的扩散来最小化外部基极电阻。 该方法包括以下步骤：通过依次蚀刻发射极帽（6），发射极（5），掩埋基底（4），集电极和集电极结层（2）形成发射极台面和基台面; 通过蚀刻绝缘层（7）形成接触孔; 通过沉积发射电极（8）和集电极（9）并退火形成电阻接触; 打开阻力接触; 以及通过在低温退火来扩散铟离子（10）以形成外部基极结区域（12）。 使用铟离子（10）的扩散，外部基极结区域（12）的电阻最小化。

公开(公告)号：KR1019960026418A

公开(公告)日：1996-07-22

申请号：KR1019940033902

申请日：1994-12-13

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 이성현 ,  조덕호 ,  한태현 ,  이수민 ,  염병렬 ,  강진영

IPC: H01L21/328

Abstract: 본 발명은 에미터가 콜렉터보다 아래에 있는 쌍극자 트랜지스터에서 선택적 결정성장방법으로 베이스층을 형성하여 자기정렬 구조를 만들고, 에미터층으로서 규소다결정막을 증착하고 순차적으로 금속성 박막층을 증착하여 기계화 연마로 평탄화 시킨후, 기판에 직접 접합(direct bonding)시켜 에미터-베이스 접합면적을 최소화하고 얕은 접합계면을 형성시켜 전류이득 극대화를 이루며 베이스 전달시간이 감소하고 에미터 접합층의 측면저항을 최소화시킴으로써 고속 및 고주파 특성 등의 트랜지스터 성능 향상을 얻을 수 있다.

公开(公告)号：KR1019960026154A

公开(公告)日：1996-07-22

申请号：KR1019940032663

申请日：1994-12-03

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 이수민 ,  조덕호 ,  한태현 ,  이성현 ,  염병렬 ,  강진영

IPC: H01L21/28

Abstract: 본 발명은 컴퓨터나 통신기기등의 차세대 고속 정보처리 시스템에 널리 이용되고 있는 고속 쌍극자 트랜지스터의 제조 방법에 관한 것으로써 콜렉터 전극인 매몰층을 저항이 매우 낮은 금속 실리사이드 박막으로 형성하는 쌍극자 트랜지스터용 콜렉터 제조 방법에 관한 것이다.
구체적으로 상술한 바와 같이 구성된 본 발명은 서브콜렉터를 저항이 매우 낮은 금속성 박막을 이용함으로써 콜렉터 기생저항을 극소화시켜 초고주파 응답특성이 매우 우수한 쌍극자 트랜지스터의 제작을 가능하게 하였고, 또한 실리콘 콜렉터를 기존의 LOCOS 방법이 아닌 식각에 의하여 정의하고 절연막을 형성함으로써 소자의 크기를 줄여 집적도를 크게 증가시킬 수 있는 쌍극자 트렌지스터용 콜렉터의 제조가 가능하게 되었다.
상기와 같은 결과로 인하여 고속 정보처리 및 저전력을 요하는 고속컴퓨터, 및 통신기기등 정보처리 시스템에서 실리콘 쌍극자 트랜지스터의 한계를 대폭 확장시켜서 실리콘 쌍극자 트랜지스터의 응용범위가 화합물 고속소자의 영역까지 확장되게 되었다.