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公开(公告)号：KR1020090053670A
公开(公告)日：2009-05-27
申请号：KR1020080065069
申请日：2008-07-04
Applicant: 한국전자통신연구원 , (주)하이비젼시스템
CPC classification number: H04N5/232 , G06F17/5054 , H03M1/12 , H04N7/18 , H04N11/16
Abstract: 모터에 의해서 움직이는 카메라로부터 입력된 영상 신호에 응답해서 영상 추적을 수행하는 영상 추적 칩 개발 장치는, 상기 카메라로부터의 상기 영상 신호를 입력받아 움직임 영상을 검출하고, 검출된 움직임 영상의 좌표 정보를 출력하는 프로세서 모듈과, 상기 프로세서 모듈로부터 출력되는 좌표 정보에 응답해서 상기 모터를 구동하는 컨트롤러, 그리고 상기 카메라로부터 출력되는 영상 신호 및 상기 프로세서 모듈로부터의 상기 좌표 정보를 디스플레이하는 퍼스널 컴퓨터를 포함한다.
NTSC/PAL 카메라, 영상 추적, SoC, FPGA-
公开(公告)号：KR1020090053665A
公开(公告)日：2009-05-27
申请号：KR1020080028073
申请日：2008-03-26
Applicant: 한국전자통신연구원 , 한양대학교 산학협력단
IPC: H02J7/04
CPC classification number: H02J7/0016 , H02J2003/002
Abstract: 본 발명의 배터리 충전기는 제 1 충전 모드 구간 동안 스위칭 충전기로서 동작하는 제 1 충전기, 그리고 제 2 충전 모드 구간 동안 리니어 충전기로서 동작하는 제 2 충전기를 포함하며, 상기 제 1 충전기와 상기 제 2 충전기는 피드백 루프의 적어도 일부를 공유한다.
배터리 충전기, 스위칭 충전기, 리니어 충전기-
公开(公告)号：KR100367084B1
公开(公告)日：2003-01-09
申请号：KR1020000080917
申请日：2000-12-22
Applicant: 한국전자통신연구원
IPC: G06F13/28
Abstract: PURPOSE: A DMA(Direct Memory Access) controller for and a method for controlling the same are provided to process a data transmission between internal processing modules for requesting various formatted data transmissions and a high speed external memory as an SDRAM in real time not through a CPU. CONSTITUTION: A system bus arbitrating device control signal unit(301) requests a DMA operation in a system processor(350), and a DMA_CCR register of a DMA register unit(302) generates a "ON" system bus requesting signal. If a "GRANT" signal with respect to the system bus requesting signal is received from a system bus arbitrating device(310), a DMA controller becomes a master. When a DMA controller(300) is operated as a slave, a DMA register decoder(305) and the DMA register unit(302) receive and store information necessary for a DMA operation as a starting address of an internal address module, a transmission length, a transmission direction, and a starting address of an external memory from the system processor(350). If an address status control unit(303) receives the "GRANT" signal from the system bus arbitrating device(310), the address status control unit(303) performs a preparation job for operating an internal processing module address creating unit(306) and an external memory address creating unit(307). When the DMA controller(300) is operated as a slave, an address/data control unit(304) receives information necessary in the system processor(350) and makes the information be stored in the DMA register unit(302). When the DMA controller(300) is operated as a master, an address/data control unit(304) takes data in an internal processing module(330) and transmits the data to an external memory controller(340), or controls an address and data for transmitting data from the external memory controller(340) to the internal processing module(330).
Abstract translation: 目的：提供一种DMA（直接存储器访问）控制器及其控制方法，用于实时处理用于请求各种格式化数据传输的内部处理模块与作为SDRAM的高速外部存储器之间的数据传输，而不是通过 中央处理器。 构成：系统总线仲裁装置控制信号单元（301）请求系统处理器（350）中的DMA操作，并且DMA寄存器单元（302）的DMA_CCR寄存器生成“ON” 系统总线请求信号。 如果“授予” 从系统总线仲裁装置（310）接收到关于系统总线请求信号的信号时，DMA控制器变成主机。 当DMA控制器（300）作为从设备操作时，DMA寄存器解码器（305）和DMA寄存器单元（302）接收和存储DMA操作所需的信息作为内部地址模块的起始地址，传输长度 ，传输方向和来自系统处理器（350）的外部存储器的起始地址。 如果地址状态控制单元（303）接收到“授予” 来自系统总线仲裁装置（310）的信号，地址状态控制单元（303）执行用于操作内部处理模块地址创建单元（306）和外部存储器地址创建单元（307）的准备作业。 当DMA控制器（300）作为从设备工作时，地址/数据控制单元（304）接收系统处理器（350）中所需的信息，并将该信息存储在DMA寄存器单元（302）中。 当DMA控制器（300）作为主设备进行操作时，地址/数据控制单元（304）在内部处理模块（330）中获取数据并将该数据发送到外部存储器控制器（340），或者控制地址和数据 用于将数据从外部存储器控制器（340）传输到内部处理模块（330）的数据。
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公开(公告)号：KR100345450B1
公开(公告)日：2002-07-26
申请号：KR1020000083219
申请日：2000-12-27
Applicant: 한국전자통신연구원
IPC: H04N19/59
Abstract: 1. 청구범위에 기재된 발명이 속하는 기술분야
본 발명은 인트라 블록 예측 부호화 및 복호화 장치 및 그 방법에 관한 것임.
2. 발명이 해결하고자 하는 기술적 과제
본 발명은, 매크로 블록들의 어드레스 맵을 짝수라인의 슬라이스인 경우에는 MB(짝수, n)의 (0)번 블록의 데이터를 (3)번 블록위치에 삽입하고, 홀수라인의 슬라이스인 경우에는 MB(홀수,n)의 (3)번 블록의 데이터를 (0)번 블록에 저장하고, (4)번 및 (5)번의 블록의 데이터는 (6)번 및 (7)번 블록에 저장하도록 구성하여 부호화 및 복호화에 따른 처리속도를 개선할 수 있도록 한 인트라 블록 예측 부호화 및 복호화 장치 및 그 방법을 제공하는데 그 목적이 있음.
3. 발명의 해결방법의 요지
인트라 블록의 예측 부호화 및 복호화를 위한 장치에 있어서, 음성신호를 양자화하기 위한 양자화 수단; 음성신호를 역 양자화하기 위한 역 양자화 수단; 부호화 및 복호화를 위한 제어신호를 제공하는 외부제어 신호수단; 상기 외부제어 신호수단으로부터 입력되는 매크로 블록의 X축의 위치값에 따라 패킷 영역을 계산하여 현재 입력되는 매크로 블록의 패킷 영역과 비교로 변환 상태인 패킷 정보를 검출하는 매크로블록 패킷 검출수단; 상기 매크로블록 패킷 검출수단으로부터 검출된 패킷 정보에 의해 참조할 매크로 블록의 어드레스를 생성하는 예측메모리 어드레스생성수단; 상기 예측메모리 어드레스 생성수단에서 생성된 어드레스에 따라 참조될 역 양자화 된 DC/AC 성분을 저장하고, 이미 저장된 참조값들을 선택하는 예측 메모리부; 및 양자화기에서 전송받은 양자화 출력 정보와 예측 메모리부에 저장되어 있는 참조값의 차성분을 구하여 부호화하고, 역 스캔처리부로터 전송된 역 스캔된 정보와 예측 메모리부에 저장되어 있는 참조값의 합성분을 구하여 복호화하여 양자화기로 전송하는 예측 인코딩/디코딩 수단을 포함한다.
4. 발명의 중요한 용도
본 발명은 영상 압축기술 등에 이용됨.-
公开(公告)号：KR1020020054210A
公开(公告)日：2002-07-06
申请号：KR1020000083219
申请日：2000-12-27
Applicant: 한국전자통신연구원
IPC: H04N19/59
CPC classification number: H04N19/593 , H04N19/124 , H04N19/176 , H04N19/426
Abstract: PURPOSE: A device for predictive-encoding and decoding an intra block is provided to configure an address map through an adaptive intra predictive coder and a decoder, thereby reducing a storing space of a memory for predicting an MB(Macro Block). CONSTITUTION: A quantizer(370) quantizes a voice signal. An inverse quantizer(400) inversely quantizes the voice signal. An external control signal unit(310) supplies a control signal for coding and decoding. An MB packet detector(320) calculates a packet area according to a position value of an X axis of an MB, and compares the packet area with a packet area of a presently-inputted MB, then detects converted packet information. A predictive memory(350) stores inversely-quantized DC/AC components according to a generated address, and selects previously-stored reference values. A predictive encoding/decoding unit(360) obtains differences between quantized information of the quantizer and the reference values, to encode the differences, and obtains sums between reversely-scanned information of an inverse scan processor(390) and the reference values, to decode the differences, then transmits encoded and decoded results to the quantizer.
Abstract translation: 目的：提供一种用于内部块的预测编码和解码的装置，以通过自适应帧内预测编码器和解码器配置地址映射，从而减少用于预测MB（宏块）的存储器的存储空间。 构成：量化器（370）量化语音信号。 逆量化器（400）对语音信号进行逆量化。 外部控制信号单元（310）提供用于编码和解码的控制信号。 MB分组检测器（320）根据MB的X轴的位置值计算分组区域，并将分组区域与当前输入的MB的分组区域进行比较，然后检测转换的分组信息。 预测存储器（350）根据生成的地址存储逆量化的DC / AC分量，并选择先前存储的参考值。 预测编码/解码单元（360）获得量化器的量化信息和参考值之间的差异，以对差异进行编码，并且获得逆扫描处理器（390）的反向扫描信息与参考值之间的和，以解码 差异，然后将编码和解码结果发送到量化器。
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Patent Agency Ranking
公开(公告)号：KR100319741B1
公开(公告)日：2002-02-19
申请号：KR1019980045268
申请日：1998-10-28
Applicant: 한국전자통신연구원
IPC: G06F12/00
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 데이터 메모리 뱅크간 병렬 어드레스 제어 방법에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은, 어드레스 생성과 버스(bus)구조를 개선하여, 각 DPU의 스캔(scan)영역을 메모리 뱅크(bank)들간에 걸쳐 공통으로 갖도록 함으로써, DPU마다의 병렬 탐색기능을 유지하면서 탐색영역의 메모리 용량을 현저하게 줄일 수 있도록 하는, 데이터 메모리 뱅크간 병렬 어드레스 제어 방법과 상기 방법을 실현시키기 위한 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록매체를 제공하고자 함.
3. 발명의 해결방법의 요지
본 발명은, 데이터 메모리 뱅크간 병렬 어드레스 제어 방법에 있어서, 상기 다수의 데이터 메모리 각각의 제1 포트(P1)는 현재 프레임의 소정 템플리트 화소 블록 내의 데이터를 읽고, 제2 포트(P0)는 이전 프레임의 탐색(search) 영역 데이터를 읽는 제 1 단계; 상기 탐색영역의 데이터를 읽어내는 제2 포트(P0)로부터의 데이터를 제1 화소분만큼 시프트하여 다수의 데이터 처리 유닛(DPU: data processing unit)으로 파이프라인 형태로 연속하여 공급하는 제 2 단계; 상기 다수의 데이터 처리 유닛(DPU)이 각각 거리 계산을 행하고, 데이터 처리 유닛(DPU)사이의 트리(tree) 결합망을 사용하여 화소누산을 수행하여 제2 화소분의 거리 누산치를 특정 데이터 처리 유닛(DPU)으로 출력하는 제 3 단계; 및 상기 특정 데이터 처리 유닛(DPU)으로 부터의 출력을 데이터 버스를 이용하여 공통의 데이터 메모리(data memory)에 쓰기하는 제 4 단계를 포함함.
4. 발명의 중요한 용도
본 발명은 데이터 메모리 어드레스 생성에 이용됨.-
公开(公告)号：KR100277682B1
公开(公告)日：2001-01-15
申请号：KR1019980034556
申请日：1998-08-26
Applicant: 한국전자통신연구원
IPC: H03M13/23
Abstract: 1. 청구범위에 기재된 발명이 속하는 기술분야
본 발명은 줄길이 복호 시스템의 오류 검출 장치에 관한 것임.
2. 발명이 해결하고자하는 기술적 요지
본 발명은 최소의 논리게이트를 채용하여, 회로의 구성을 매우 간단하게 하고, 또한 신호 처리 속도를 현저하게 향상시킬 수 있는 줄길이 복호 시스템의 오류 검출 장치를 제공하는데 그 목적이 있다.
3. 발명의 해결 방법의 요지
본 발명은 외부로부터 블록끝신호를 입력받아 제 1 및 제 2 선택신호를 발생하는 선택신호 발생수단; 상기 제 1 및 제 2 선택신호에 따라, 입력된 런과 접지신호를 선택적으로 전달하는 제 1 및 제 2 선택수단; 상기 제 1 선택수단의 출력신호를 입력받아 기준값을 발생하는 기준값 발생수단; 상기 제 2 선택수단의 출력신호를 누산하는 누산수단; 상기 누산수단의 출력신호를 저장하는 상기 제 2 저장수단; 및 상기 기준값과 상기 제 2 저장수단의 출력신호를 입력받아 복원된 데이터의 오류를 검출하는 오류 검출수단을 포함한다.
4. 발명의 중요한 용도
본 발명은 줄길이 복호 시스템에서 복원된 데이터의 오류 검출에 이용됨.-
公开(公告)号：KR100274151B1
公开(公告)日：2000-12-15
申请号：KR1019970059537
申请日：1997-11-12
Applicant: 한국전자통신연구원
IPC: H04N19/93
CPC classification number: G06T9/005
Abstract: PURPOSE: An image data run length decoding apparatus is provided to reduce a gate number and improve a speed characteristic, by outputting a data-existing period and a data-nonexisting period in turn. CONSTITUTION: A run length decoding part(100) parses a run value of image data to generate a run value and outputs an eight-clock period, in which data exists, and an eight-clock period, in which no data exists, in turn. An inverse zig-zag and quantization part(110) makes inverse zig-zag and quantization of data from the run length decoding part(100). An inverse discrete cosine transformation part(120) transforms data from the inverse zig-zag and quantization part(110) two times to output two-dimensional image data.
Abstract translation: 目的：提供一种图像数据游程长度解码装置，通过依次输出数据存在周期和数据非周期来减少门数并提高速度特性。 构成：运行长度解码部分（100）解析图像数据的运行值以产生运行值，并依次输出数据存在的八个时钟周期和不存在数据的八个时钟周期 。 反向锯齿形和量化部分（110）使得来自游程长度解码部分（100）的数据的逆Z字形和量化。 逆离散余弦变换部分（120）将来自逆向之字形和量化部分（110）的数据两次变换以输出二维图像数据。
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公开(公告)号：KR100227776B1
公开(公告)日：1999-11-01
申请号：KR1019960063159
申请日：1996-12-09
Applicant: 한국전자통신연구원
IPC: H04N19/42
Abstract: 본 발명은 MPEG4 시스템에서 영상의 형식을 변환하기 위하여 사용하는 디지털 필터링 장치에 관한 것으로, 종래의 데시메이션 필터와는 달리 두 개의 쉬프트로 표현되는 필터를 제시함으로써, 향상된 성능을 지니면서 적은 수의 자원으로 구현이 가능하여 VLSI설계에 응용할 경우 비용절감의 효과를 얻을 수 있는 영상 형식 변환 필터링 장치에 관한 것이다.
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公开(公告)号：KR100212453B1
公开(公告)日：1999-08-02
申请号：KR1019960063167
申请日：1996-12-09
Applicant: 한국전자통신연구원
IPC: G10L25/90
Abstract: 본 발명은 포만트와 천이 진폭의 영향에 의해 정확한 검출이 어려웠던 종래의 시간 영역 피치 검출법의 문제점을 해결하기 위한 양자화 오차를 이용한 음성 신호의 피치 검출 방법에 관한 것이다.
본 발명에서는 선형 PCM 데이터의 양자화 오차가 갖는 특성을 이용하여 주어진 프레임내의 음성 파형에 대해 음성 표본마다 상위 6비트로 양자화 하고, 이때의 양자화 오차를 구한 후, 이 양자화 오차에 대해 ±최대값을 유지하는 성분만 추출하고 나서, 자기 상관 함수식을 통해 주기성 강조를 수행하고, 주기성이 강조된 자기 상관 파형에 대해 문턱값 이상의 피크 피킹을 수행하여 피치 주기를 검출하며 검출된 피치 주기는 결정 논리를 거쳐서 최종적인 피치 값으로 확정된다.
따라서, 본 발명에 의하면 시간 영역상에서 피치 검출기의 결정 논리의 복잡성을 낮출 수 있고, 측정의 정확도를 높일 수 있다.
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