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公开(公告)号：FR2973935A1
公开(公告)日：2012-10-12
申请号：FR1153157
申请日：2011-04-11
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： TAILLIET FRANCOIS
IPC: H01L21/301 , H01L21/78
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62.发明专利
公开(公告)号：FR2965373B1
公开(公告)日：2012-10-12
申请号：FR1057752
申请日：2010-09-27
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： TAILLIET FRANCOIS , BAHOUT YVON
IPC: G06F13/42
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公开(公告)号：FR2973564A1
公开(公告)日：2012-10-05
申请号：FR1152798
申请日：2011-04-01
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： TAILLIET FRANCOIS , BATTISTA MARC , WUIDART LUC
Abstract: Procédé de fabrication d'une plaquette (1) comprenant une multitude de puces (2) séparées par des lignes de découpe (3), caractérisé en ce qu'il comprend une étape de verrouillage d'au moins une puce (2) de la plaquette (1) à l'aide d'une clé secrète, et en ce qu'il comprend une étape d'écriture de cette clé secrète dans au moins une mémoire présente sur la plaquette (1).
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公开(公告)号：FR2973562A1
公开(公告)日：2012-10-05
申请号：FR1152796
申请日：2011-04-01
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： TAILLIET FRANCOIS
IPC: H01L21/70 , H01L21/673
Abstract: Plaquette (1) comprenant une multitude de puces (2) séparées par des lignes de découpe (3), caractérisée en ce qu'elle comprend au moins un dispositif de communication sans contact au moins partiellement disposé sur une ligne de découpe (3) de la plaquette.
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公开(公告)号：FR2969451A1
公开(公告)日：2012-06-22
申请号：FR1060699
申请日：2010-12-17
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： TAILLIET FRANCOIS
Abstract: Selon un mode de mise en œuvre, les bits d'identifiants des esclaves sont testés récursivement par groupes de p bits. Pour ces p bits, chaque esclave va reconnaître dans ses p bits correspondants d'identifiant, une combinaison parmi les 2 possibles. Les esclaves répondent simultanément (20) sur le bus, par exemple un bus I C, à une requête du maître. La réponse se fait en sortant une suite de « 1 » dans laquelle chaque esclave intercale un « 0 », qui est par exemple la valeur logique prioritaire sur le bus, la position du « 0 » dans la suite de « 1 » étant fonction de la valeur binaire de la combinaison reconnue par l'esclave dans le groupe de p bits de son identifiant. Le maître détermine au vol progressivement (22) à partir des bits de la trame reçue les valeurs de bits de ces informations numériques.
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Patent Agency Ranking
公开(公告)号：FR2963449A1
公开(公告)日：2012-02-03
申请号：FR1056149
申请日：2010-07-27
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： BAS GILLES , CHALOPIN HERVE , TAILLIET FRANCOIS
Abstract: L'invention concerne un procédé de conversion par au moins un circuit d'interface connecté entre un premier bus (I2C) comportant au moins un fil de données et un fil d'horloge, et au moins un deuxième bus unifilaire (SW), d'une transmission entre un circuit maître connecté au premier bus et au moins un circuit esclave connecté au deuxième bus, dans lequel une commande spéculative (B) de lecture est envoyée au circuit esclave avant d'interpréter l'état d'un bit (R/W) de commande en lecture ou en écriture provenant du circuit maître.
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67.发明专利
公开(公告)号：FR2962808A1
公开(公告)日：2012-01-20
申请号：FR1055755
申请日：2010-07-15
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： TAILLIET FRANCOIS
IPC: G01R31/26
Abstract: Le dispositif électronique comprend une structure intégrée comportant un composant électronique (CCI) et des moyens de protection (CPRA1, CPRB1) de ce composant contre des surtensions, et des moyens de commande (MCDM) configurés pour inhiber une partie (CPRB1) des moyens de protection en présence d'une tension de test aux bornes du composant.
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公开(公告)号：FR2956246A1
公开(公告)日：2011-08-12
申请号：FR1050860
申请日：2010-02-08
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： TAILLIET FRANCOIS
IPC: H01L23/60
Abstract: L'invention concerne un circuit intégré protégé contre des décharges électrostatiques, dont des plots de sortie (3) sont couplés à des étages d'amplification, chaque étage comprenant, entre des premier (VDD) et second (VSS) rails d'alimentation, un transistor MOS de puissance à canal P (31) en série avec un transistor MOS de puissance à canal N (33), ce circuit intégré comprenant en outre des moyens de protection pour fermer simultanément les deux transistors lorsqu'une surtension positive survient entre les premier et second rails d'alimentation.
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公开(公告)号：FR3114882A1
公开(公告)日：2022-04-08
申请号：FR2010070
申请日：2020-10-01
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： TAILLIET FRANCOIS
Abstract: Circuit de test La présente description concerne un circuit intégré (20) comprenant un circuit de test (24) comprenant : - une piste conductrice (241) s'étendant sur au moins une partie de la périphérie dudit circuit intégré (20) ; - au moins un composant (23) ; et - un circuit d'activation (243) adapté à dévier un signal de données d'entrée (DT1) dans ladite piste conductrice (241) pendant un mode de test, et à transmettre le signal de données d'entrée (DT1) audit au moins un composant (23) pendant un mode normal de fonctionnement. Figure pour l'abrégé : Fig. 2
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70.发明专利
公开(公告)号：DE102016104343B4
公开(公告)日：2021-03-04
申请号：DE102016104343
申请日：2016-03-09
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： TAILLIET FRANCOIS , BATTISTA MARC
IPC: G11C16/00
Abstract: Verfahren zur Kontrolle eines Vorgangs des Schreibens mindestens eines Datums in mindestens eine Speicherzelle vom Typ elektrisch programmierbarer und löschbarer Nur-Lese-Speicher, umfassend mindestens einen Schritt des Löschens oder Programmierens der Zelle durch einen entsprechenden Löschimpuls (IMP1) oder Programmierimpuls (IMP2) und eine Analyse der Form des Lösch- oder Programmierimpulses während des entsprechenden Lösch- oder Programmierschrittes, wobei das Ergebnis dieser Analyse für einen richtigen oder falschen Ablauf des Schreibvorgangs repräsentativ ist.
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