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公开(公告)号:CN203277374U
公开(公告)日:2013-11-06
申请号:CN201320239768.5
申请日:2013-04-24
Applicant: 瑞萨电子株式会社
Inventor: 木原崇雄
IPC: H01L23/64 , H01L23/522
CPC classification number: H04B1/40 , H01F17/0006 , H01F17/0013 , H01F38/14 , H01F2017/0073 , H01F2017/0086 , H01F2038/143 , H01L23/5227 , H01L28/10 , H01L2924/0002 , H04L25/03343 , H04L27/366 , H04L2025/03356 , Y10S257/924 , H01L2924/00
Abstract: 本实用新型提供一种半导体器件,具有:包含金属布线(ML1)而形成的旋涡线状电感器(20);和包含金属布线(ML1)而形成的马蹄状电感器(10)。马蹄状电感器(10)以使其开口部位于旋涡线状电感器(20)的相反侧的方式配置。因此,能够尽可能地减小从发送部输出的无用波(杂波)。
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公开(公告)号:CN202996818U
公开(公告)日:2013-06-12
申请号:CN201220613616.2
申请日:2012-11-12
Applicant: 瑞萨电子株式会社
Inventor: 沼崎雅人
IPC: H01L23/49 , H01L23/495
CPC classification number: H01L23/49541 , H01L23/3107 , H01L23/495 , H01L23/49517 , H01L23/49548 , H01L24/97 , H01L2224/05554 , H01L2224/32014 , H01L2224/32245 , H01L2224/45139 , H01L2224/45144 , H01L2224/48095 , H01L2224/48247 , H01L2224/49171 , H01L2224/73265 , H01L2224/92247 , H01L2224/97 , H01L2924/181 , H01L2924/00 , H01L2924/00012 , H01L2924/00014
Abstract: 本实用新型提供一种半导体器件,能够实现半导体器件的小型化或多管脚化。QFN(5)具有:芯片焊盘(2d);半导体芯片(1),其搭载在芯片焊盘(2d)上;多条引线(2a),其配置在半导体芯片(1)周围;多条导线(3),其用于电连接半导体芯片(1)的多个电极焊盘(1c)和多条引线(2a);和封装体(4),其用于封固半导体芯片(1)和多条导线(3),在QFN(5)中,在各引线(2a)的左右两侧的错开位置处形成层差部(2n、2p),使与相邻引线(2a)的层差部(2n、2p)的位置错开,由此缩小引线间的间隙而实现QFN(5)的小型化或多管脚化。
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公开(公告)号:CN119996819A
公开(公告)日:2025-05-13
申请号:CN202411461068.X
申请日:2024-10-18
Applicant: 瑞萨电子株式会社
IPC: H04N23/60 , H04N23/95 , H04N23/695
Abstract: 本公开涉及信息处理装置、信息处理方法和程序。为了适当地估计运动对象的运动量和运动方向,信息处理装置具有获取单元,获取由安装在运动对象上的摄影设备在每个时间点拍摄的每个图像;确定单元,基于相应图像确定运动对象的运动类型;以及估计单元,基于第一图像和以与来自第一图像的运动类型对应的时间间隔拍摄的第二图像,估计运动对象从拍摄第一图像时的第一时间点到拍摄第二图像时的第二时间点的运动量和运动方向。
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公开(公告)号:CN119964624A
公开(公告)日:2025-05-09
申请号:CN202411584080.X
申请日:2024-11-07
Applicant: 瑞萨电子株式会社
Abstract: 本公开涉及一种半导体非易失性存储器设备。提供了一种能够在抑制写入延迟时缩小单元电压分布范围的半导体非易失性存储器设备等。半导体非易失性存储器设备包括:多个栅极线;多个位线,与多个栅极线相交;以及多个存储器单元,分别连接至栅极线和位线之间的交点。多个存储器单元分别经由不同位线连接至从多个栅极线中选择的一个栅极线,并且半导体非易失性存储器设备还包括分别控制位线电流的多个写入位线电流或电压控制电路,以便同时执行对所述多个存储器单元的写入。
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公开(公告)号:CN112100002B
公开(公告)日:2025-05-09
申请号:CN202010469650.6
申请日:2020-05-28
Applicant: 瑞萨电子株式会社
IPC: G06F11/16
Abstract: 本公开的实施例涉及一种半导体装置和操作半导体装置的方法。在包括锁步功能的半导体装置中,抑制多个处理器的总线访问冲突。半导体装置包括:第一处理器;用于在第一模式下监视第一处理器操作的第二处理器;第一总线和第二总线;在第二模式下由第一处理器或第二处理器专用的第一非共享资源和第二非共享资源;以及第一选择器,用于选择用于在第二处理器和所选择的总线之间传送接口信号的总线。在第二模式下,第一处理器和第二处理器执行不同指令,第一选择器选择第二总线。在第二模式下,第一非共享资源经由第一总线由第一处理器访问,第二非共享资源经由第二总线由第二处理器访问。
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公开(公告)号:CN119906911A
公开(公告)日:2025-04-29
申请号:CN202411494842.7
申请日:2024-10-24
Applicant: 瑞萨电子株式会社
Inventor: 森下玄
IPC: H04N25/633 , H03M1/12 , H04N25/571 , H04N25/773 , H04N25/779
Abstract: 本公开涉及半导体设备、用于控制半导体设备的方法和控制程序。根据本公开的半导体设备包括:比较器电路;计数器电路;以及锁存电路,该锁存电路在比较器电路的输出信号改变的时刻存储计数器电路的计数值,计数器电路包括:多相信号发生器;以及多个触发器电路,该多个触发器电路包括第一级触发器和第二级触发器及后续触发器,第一级触发器接收末级中的触发器的输出信号的反相信号,并且第二级触发器及后续触发器中的每一者与多个时钟信号中的每一者同步地接收前级中的触发器的输出信号,并且多个触发器电路中的每一者的输出信号被输出作为计数值的计数信号。
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公开(公告)号:CN110865702B
公开(公告)日:2025-04-15
申请号:CN201910720665.2
申请日:2019-08-06
Applicant: 瑞萨电子株式会社
Inventor: 木下优
Abstract: 本公开的实施例涉及控制器、控制方法和控制程序。一种用于提供根据USB C型标准的DRP端口的控制器。状态管理器被耦合到用于控制电池的充电和放电的功率管理器。信号传输模块用于根据来自状态管理器的指令经由USB线缆中的通信线路来与连接目的地交换信号。信号传输模块可以向通信线路指示端口用作功率供应侧还是功率接收侧。当端口用作功率供应侧时,状态管理器向连接目的地供应存储在电池中的电功率,并且如果电池变为“电池电量不足”的状况,则状态管理器停止向连接目的地供应电功率,同时维持端口用作功率供应侧的状态。
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公开(公告)号:CN111211786B
公开(公告)日:2025-04-08
申请号:CN201910960498.9
申请日:2019-10-10
Applicant: 瑞萨电子株式会社
IPC: H03M3/00
Abstract: 本公开的各实施例涉及AD转换器设备和毫米波雷达系统。MASH型Σ‑ΔAD转换器包括调制器;模拟滤波器,对通过提取探测信号和在Σ‑Δ调制器内的量化器中生成的量化误差而获得的提取信号进行滤波;低速AD转换器,对模拟滤波器的输出信号执行AD转换;第一自适应滤波器,搜索Σ‑Δ调制器的传递函数;第二自适应滤波器,搜索从调制器的输出经由模拟滤波器到低速AD转换器的传递函数;以及噪声消除电路,使用第一和第二自适应滤波器的搜索结果来消除包括在量化器的输出信号中的探测信号和量化误差。
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公开(公告)号:CN119729481A
公开(公告)日:2025-03-28
申请号:CN202411127930.3
申请日:2024-08-16
Applicant: 瑞萨电子株式会社
Inventor: D·瑙拉斯
IPC: H04W12/069 , A61B5/145 , A61B5/318 , A61B5/369 , A61B5/024 , A61B5/00 , H02J50/00 , H02J7/00 , H04L9/32 , H04L9/40 , H04W12/50 , H04W4/80
Abstract: 本公开涉及具有可拆卸电子元件和无线充电电池的生物信号监控系统。用于感测和处理生物信号的系统和方法被描述。示例系统可以包括第一设备和第二设备,第一设备被配置为感测至少一个生物信号。第二设备可以从第一设备接收至少一个生物信号。第二设备可以经由第一无线接口接收功率。第二设备可以使用接收到的功率对充电电池进行充电。第二设备可以经由第一无线接口接收信号,其中信号对用户证书进行编码。第二设备可以解调信号来对用户证书进行解码。第二设备可以认证用户证书。第二设备可以响应于对用户证书的认证而经由第二无线接口向用户设备传达至少一个生物信号。
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公开(公告)号:CN119677154A
公开(公告)日:2025-03-21
申请号:CN202410980064.6
申请日:2024-07-22
Applicant: 瑞萨电子株式会社
Inventor: 长田尚
Abstract: 本公开涉及半导体器件。根据一个实施例,所述半导体器件1包括:半导体衬底,具有上表面和下表面;以及发射极布线,其中当从所述上表面侧观察时,所述半导体衬底具有包括多个IGBT的有源区域、端接区域和主结合区域,其中所述主结合区域的所述半导体衬底具有N‑型漂移层和P型结合杂质层,其中所述端接区域的所述半导体衬底具有N‑型漂移层和P型浮置层,其中至少所述主结合区域具有被提供在所述沟槽内的沟槽电极以及被提供在所述沟槽电极和所述半导体衬底之间的沟槽绝缘膜,并且其中所述沟槽电极和所述P型结合杂质层被连接至所述发射极布线。
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