公开(公告)号：JP2019526936A

公开(公告)日：2019-09-19

申请号：JP2019511971

申请日：2017-08-09

Applicant: 無錫華潤上華科技有限公司 ,  CSMC TECHNOLOGIES FAB2 CO., LTD.

Inventor： 卞 諍

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/12 ,  H01L29/423 ,  H01L29/49 ,  H01L21/336

Abstract: VDMOS装置およびその製造方法である。本方法は、溝を半導体基板に形成することであって、溝は第1溝領域、第2溝領域、ならびに第1溝領域と第2溝領域とを連通する第3溝領域を含み、第1溝領域の幅は第2溝領域および第3溝領域の幅より大きいことと、半導体基板上に絶縁層を形成することと、絶縁層上に第1ポリシリコン層を形成することと、第1ポリシリコン層の一部を除去することと、第1溝領域に形成された第1ポリシリコン層が深いゲートとして機能する第1電極として使用されることと、半導体基板の表面上の絶縁層の全てと、溝内の絶縁層の一部とを除去することと、半導体基板上にゲート酸化物層を形成することと、ゲート酸化物層上に第2多結晶シリコン層を形成することと、第2多結晶シリコン層の一部を除去することと、溝内に形成される第2多結晶シリコン層が浅いゲートの第2電極として使用されることとを含む。

公开(公告)号：JP6555552B2

公开(公告)日：2019-08-07

申请号：JP2017535429

申请日：2015-09-28

Applicant: 無錫華潤上華科技有限公司 ,  CSMC TECHNOLOGIES FAB2 CO., LTD.

Inventor： 黄 楓 ,  韓 廣濤 ,  孫 貴鵬 ,  林 峰 ,  趙 龍傑 ,  林 華堂 ,  趙 兵 ,  劉 理想 ,  平 梁良 ,  陳 鳳英

IPC: H01L29/78 ,  H01L21/265 ,  H01L21/336

公开(公告)号：JP2013532379A

公开(公告)日：2013-08-15

申请号：JP2013514546

申请日：2011-06-23

Applicant: 無錫華潤上華半導体有限公司Csmc Technologies Fab1 Co.,Ltd. ,  無錫華潤上華科技有限公司Csmc Technologies Fab2 Co.,Ltd.

Inventor： 楽 王

IPC: H01L21/336 ,  H01L29/06 ,  H01L29/78

CPC classification number: H01L29/7802 ,  H01L29/0634 ,  H01L29/1095 ,  H01L29/66333 ,  H01L29/66712 ,  H01L29/7395

Abstract: A method for fabricating VDMOS devices includes providing a semiconductor substrate; forming a first N-type epitaxial layer on the semiconductor substrate; forming a hard mask layer with an opening on the first N-type epitaxial layer; etching the first N-type epitaxial layer along the opening until the semiconductor substrate is exposed, to form P-type barrier figures; forming a P-type barrier layer in the P-type barrier figures, the P-type barrier layer having a same thickness as that of the first N-type epitaxial layer; removing the hard mask layer; forming a second N-type epitaxial layer on the first N-type epitaxial layer and the P-type barrier layer; forming a gate on the second N-type epitaxial layer; forming a source in the second N-type epitaxial layer on both side of the gate; and forming a drain on the back of the semiconductor substrate relative to the gate and the source.

公开(公告)号：JP2021535375A

公开(公告)日：2021-12-16

申请号：JP2021509209

申请日：2019-08-15

Applicant: 無錫華潤上華科技有限公司 ,  CSMC TECHNOLOGIES FAB2 CO., LTD.

Inventor： スー ジャレ ,  ヂォウ グオピン ,  チャン シンウェイ ,  シァ チャンフェン

IPC: G01K7/02 ,  G01K7/18

Abstract: 温度センサおよびその製造方法である。方法は、シリコンウエハー20上に複数のトレンチ21を形成するステップと、複数のトレンチ21を変形させるために熱焼鈍を実施するステップであって、複数のトレンチ21は空洞22を形成するように互いに連通し、空洞22を封止するようにシリコンウエハー20全体を空洞22の上方で接続する、ステップと、酸化シリコン膜23を得るために空洞22の上側部分のシリコンウエハー20を酸化させるステップと、酸化シリコン膜23上に温度測定ユニットを形成するステップとを備える。温度センサ製造方法は、酸化シリコン膜を得るために使用され得、酸化シリコン膜は、空洞を介してシリコンから隔離され、空洞の下方のシリコンは、空洞の上方の酸化シリコン膜の隔離効果に影響せず、それ故、残りのシリコンをエッチングによって除去するためにディープトレンチエッチングプロセスを使用する必要性がなくなり、それによって作成プロセスが簡略化され、作成時間が節約され、作成コストが低減される。酸化シリコン膜の熱伝導率は低いので、酸化シリコン上に温度測定ユニットを作成することは、より良好な温度測定効果を達成し、温度センサのより安定した性能を保証する。

公开(公告)号：JP6966635B2

公开(公告)日：2021-11-17

申请号：JP2020512468

申请日：2018-08-31

Applicant: 無錫華潤上華科技有限公司 ,  CSMC TECHNOLOGIES FAB2 CO., LTD.

Inventor： 顧 力暉 ,  張 森 ,  齊 従明

IPC: H01L29/06 ,  H01L29/861 ,  H01L29/868 ,  H01L21/8249 ,  H03K17/06 ,  H03K17/687 ,  H02M1/08 ,  H01L27/06

公开(公告)号：JP6846527B2

公开(公告)日：2021-03-24

申请号：JP2019540366

申请日：2018-07-03

Applicant: 無錫華潤上華科技有限公司 ,  CSMC TECHNOLOGIES FAB2 CO., LTD.

Inventor： チー シュークン

IPC: H01L29/78 ,  H01L21/76 ,  H01L21/336

公开(公告)号：JP6793208B2

公开(公告)日：2020-12-02

申请号：JP2018563101

申请日：2017-05-26

Applicant: 無錫華潤上華科技有限公司 ,  CSMC TECHNOLOGIES FAB2 CO., LTD.

Inventor： 胡 永剛

IPC: H04R31/00 ,  H04R19/04

公开(公告)号：JP2020506547A

公开(公告)日：2020-02-27

申请号：JP2019541255

申请日：2018-07-03

Applicant: 無錫華潤上華科技有限公司 ,  CSMC TECHNOLOGIES FAB2 CO., LTD.

Inventor： チー シュークン

IPC: H01L21/265 ,  H01L21/3065 ,  H01L21/76

Abstract: 【課題】高圧電力デバイスの分野において深いトレンチ分離プロセス技術を継続的に改善する必要がある。 【解決手段】トレンチ分離構造を製造する方法が開示される。本方法は、ウエハーの表面上に幅広上部および幅狭底部を有する浅いトレンチを形成するステップと、浅いトレンチ内に蒸着によってシリコン酸化物を充填させるステップと、シリコン酸化物の一部をエッチングによって除去するステップと、浅いトレンチの上部コーナーに熱酸化によってシリコン酸化物コーナー構造を形成するステップと、ウエハーの表面上にシリコン窒化物を蒸着して、浅いトレンチ内のシリコン酸化物の表面およびシリコン酸化物コーナー構造の表面をカバーするステップと、シリコン窒化物上でドライエッチングし、浅いトレンチ内のシリコン酸化物の表面上のシリコン窒化物を除去し、シリコン酸化物コーナー構造の表面上にトレンチの中に広がるシリコン窒化物残留物を形成するステップと、マスクとしてシリコン窒化物残留物を使用して下方に継続的にエッチングして深いトレンチを形成するステップと、深いトレンチの側壁および底部の上にシリコン酸化物層を形成するステップと、浅い1トレンチおよび深いトレンチの中にポリシリコンを蒸着するステップと、シリコン窒化物を除去するステップと、浅いトレンチ内にシリコン酸化物を形成してポリシリコンをカバーするステップと、を含む。 【選択図】図1

公开(公告)号：JP2019532499A

公开(公告)日：2019-11-07

申请号：JP2019511843

申请日：2017-08-31

Applicant: 無錫華潤上華科技有限公司 ,  CSMC TECHNOLOGIES FAB2 CO., LTD.

Inventor： グ ヤン ,  チェン シカン ,  ツァン セン

IPC: H01L29/812 ,  H01L29/78 ,  H01L21/76 ,  H01L21/336 ,  H01L29/06 ,  H01L21/337 ,  H01L29/808 ,  H01L21/8234 ,  H01L27/088 ,  H01L21/338

Abstract: 統合された接合電界効果トランジスタ(JFET)を有する構成要素が提供される。前記構成要素は、JFET領域と電源デバイス領域とに分割されており、この構成要素は、第1の伝導型を有するドレイン電極201であり、前記ドレイン電極201の一部分がJFET領域内に配置され、他の部分が電源構成要素領域内に配置された、ドレイン201と、ドレイン電極201の前面に配置された第1の導電型領域であり、前記第1の伝導型領域の一部分がJFET領域内に配置され、他の部分が電源構成要素領域内に配置された、第1の伝導型領域とを備え、JFET領域は、前記第1の伝導型領域に形成された、第2の伝導型を有する第1のウェル205と、前記第1の伝導型領域に形成された、第2の導電型を有する第2のウェル207であって、第2のウェル207のイオン濃度が第1のウェル205のイオン濃度よりも高く、第1の伝導型が第2の伝導型とは反対である、第2のウェル207と、第1の伝導型を有するJFETソース電極212と、前記JFETソース212上に形成された金属電極であり、JFETソース電極212と接触した金属電極と、JFETソース電極212および第2のウェル207の下に形成された第2の導電型埋込み層203とを備える。

公开(公告)号：JP2019530213A

公开(公告)日：2019-10-17

申请号：JP2019511877

申请日：2017-08-21

Applicant: 無錫華潤上華科技有限公司 ,  CSMC TECHNOLOGIES FAB2 CO., LTD.

Inventor： グ ヤン ,  チェン シカン ,  ツァン セン

IPC: H01L21/338 ,  H01L29/808 ,  H01L29/812 ,  H01L21/8234 ,  H01L27/06 ,  H01L29/78 ,  H01L21/76 ,  H01L21/336 ,  H01L21/337

Abstract: デプレッションモード接合電界効果トランジスタと統合された構成要素およびこの構成要素を製造するための方法。この構成要素は、第1の伝導型領域(214)内に形成された、第2の伝導型のウェル領域と、対応するウェル領域内に形成された、第1の伝導型のJFETソース(210)と、対応してJFETソース(210)上に形成されたJFETソースの金属電極(212)であり、JFETソース(210)と接触した金属電極(212)と、隣り合った2つのJFETソース(210)間に形成された第1の伝導型の横断方向チャネル領域(208)であり、隣り合った2つのJFETソース(210)と両端が接触した横断方向チャネル領域(208)と、ウェル領域上に形成されたJFET金属ゲート(213)とを備える。