公开(公告)号：KR101091023B1

公开(公告)日：2011-12-09

申请号：KR1020100099171

申请日：2010-10-12

Applicant: 서울대학교산학협력단

Inventor： 이종호 ,  이주완 ,  신형철

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/2463 ,  H01L21/28273 ,  H01L21/823475 ,  H01L27/2436

Abstract: PURPOSE: A memory cell string stack and a memory array using the same are provided to cut off charge transfer between a top cell unit and a bottom cell unit by not connecting charge storage nodes between cell units which are formed in the top part and the bottom part. CONSTITUTION: A semiconductor stack(40) is formed by alternatively laminating an insulating layer(2) and a semiconductor layer(3) on a semiconductor substrate(1). A gate insulating layer stack(7) includes a plurality of charge storage layers(5). An isolation insulating layer(9) is filled between the control electrodes and between the gate insulating layer stacks. A storing layer for each charge of the gate insulating layer stack is formed in a recess.

Abstract translation: 目的：提供存储单元串栈和使用其的存储器阵列，以通过不在顶部和底部形成的单元单元之间连接电荷存储节点来切断顶单元单元和底单元单元之间的电荷转移 部分。 构成：通过在半导体衬底（1）上交替地层叠绝缘层（2）和半导体层（3）来形成半导体堆叠（40）。 栅极绝缘层堆叠（7）包括多个电荷存储层（5）。 隔离绝缘层（9）填充在控制电极之间和栅极绝缘层堆叠之间。 在凹部中形成用于栅极绝缘层堆叠的每个电荷的存储层。

公开(公告)号：KR101090979B1

公开(公告)日：2011-12-08

申请号：KR1020100084227

申请日：2010-08-30

Applicant: 서울대학교산학협력단

Inventor： 이종호 ,  신형철

IPC: H01L27/115 ,  H01L21/8247 ,  H01L27/10

CPC classification number: H01L27/11578 ,  H01L27/0688 ,  H01L27/11551 ,  H01L27/11556 ,  H01L27/11582

Abstract: PURPOSE: A 3D vertical memory cell string with a shield electrode is provided to completely eliminate electrical interference which is generated between semiconductor bodies on the both sides of each trench by forming a shield electrode between electrode stacks. CONSTITUTION: An electrode stack(30) is formed by alternatively laminating an insulating layer and a conductive material layer. A gate insulating layer stack(40) includes a charge storage layer which is formed on the separated space of a substrate(1). A semiconductor body(5) is formed on the gate insulating layer stack. A shield electrode(27) is formed between separating insulating layers on the semiconductor body. A buried insulating layer is formed between the floor of each trench and the substrate.

Abstract translation: 目的：提供具有屏蔽电极的3D垂直存储单元串，以完全消除在每个沟槽两侧的半导体本体之间通过在电极堆叠之间形成屏蔽电极而产生的电干扰。 构成：通过交替层叠绝缘层和导电材料层形成电极堆叠（30）。 栅极绝缘层堆叠（40）包括形成在基板（1）的分离空间上的电荷存储层。 在栅极绝缘层堆叠上形成半导体本体（5）。 屏蔽电极（27）形成在半导体主体上的分离绝缘层之间。 在每个沟槽的底板和衬底之间形成掩埋绝缘层。

公开(公告)号：KR101073640B1

公开(公告)日：2011-10-17

申请号：KR1020090038652

申请日：2009-05-01

Applicant: 서울대학교산학협력단

Inventor： 이종호

IPC: H01L27/115 ,  H01L21/8247

Abstract: 본발명은수직형메모리셀 스트링및 그제조방법에관한것이다. 상기수직형메모리셀 스트링은, 반도체기판; 상기반도체기판위에수직으로형성된제1 절연막; 상기제1 절연막의양쪽측면에형성된반도체바디및 게이트스택; 상기게이트스택의일 측면에다수개의층으로형성된제어전극; 상기게이트스택의일 측면에다수개의층으로형성되며, 상기제어전극의층들의사이에형성된전극간절연막;을구비하고, 상기반도체바디, 게이트스택, 단일층의제어전극은하나의셀 소자를구성하고, 상기제1 절연막의일 측면에형성된다수개의셀 소자는하나의셀 스택을구성하며, 둘이상의셀 스택이반도체기판위에수직으로배치되며각 셀스택의반도체바디는전기적으로서로연결된다. 본발명에의하여, 셀스트링의집적도및 프로그램이나이레이져속도를개선할수 있으며, 제조비용을줄이면서 NAND 플래시메모리의용량증가와셀 소자의성능을개선할수 있다.

公开(公告)号：KR101073643B1

公开(公告)日：2011-10-14

申请号：KR1020090013849

申请日：2009-02-19

Applicant: 서울대학교산학협력단

Inventor： 이종호

IPC: H01L21/336 ,  B82Y40/00

CPC classification number: H01L29/7841 ,  H01L27/108 ,  H01L27/10802

Abstract: 본발명에의하여 MOS 기반의 DRAM 셀소자의축소화특성과성능이개선되고메모리용량이증가하게된다.

公开(公告)号：KR101002293B1

公开(公告)日：2010-12-20

申请号：KR1020080126912

申请日：2008-12-15

Applicant: 서울대학교산학협력단

Inventor： 이종호

IPC: H01L27/115 ,  H01L21/8247

Abstract: 본 발명은 플로팅 바디를 갖는 적층형 비휘발성 메모리 셀 소자, 비휘발성 메모리 셀 소자 스택, 비휘발성 메모리 셀 스트링, 비휘발성 메모리 셀 스트링 스택, 비휘발성 메모리 셀 스트링 스택 어레이에 관한 것이다. 상기 비휘발성 메모리 셀 스트링은 다수 개의 플로팅 바디를 갖는 적층형 비휘발성 메모리 셀 소자 및 상기 셀 소자의 끝단에 연결되는 스위칭 소자를 구비한다. 상기 셀 소자 스택은 반도체 기판위에 상기 적층형 비휘발성 메모리 셀 소자들을 적층하여 구현된다. 상기 셀 스트링 스택은 상기 셀 스트링을 적층하여 구현되며, 상기 셀 스트링 스택을 배열하여 셀 스트링 스택 어레이를 구현한다. 상기 셀 소자 스택은, 반도체 기판; 상기 반도체 기판의 표면에 수직형 기둥 형태로 형성되는 제어전극; 상기 제어전극과 상기 반도체 기판의 사이에 형성되는 절연막; 상기 제어전극의 측면에 형성되는 게이트 스택; 상기 게이트 스택의 측면에 형성된 제1 절연막; 상기 게이트 스택의 측면에 형성된 반도체 영역;을 구비한다. 상기 제1 절연막과 반도체 영역은 상기 게이트 스택의 측면에 교대로 층으로 형성된다. 본 발명에 의하여 제조비용을 줄이면서 NAND 비휘발성 메모리의 용량증가와 셀 소자의 성능을 크게 개선할 수 있다.
NAND, 비휘발성, 적층형, 메모리, 고집적, 고용량, 스트링, 스택

公开(公告)号：KR100979906B1

公开(公告)日：2010-09-06

申请号：KR1020080099231

申请日：2008-10-09

Applicant: 서울대학교산학협력단

Inventor： 이종호

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/1021 ,  H01L27/0688 ,  H01L27/115 ,  H01L27/11519 ,  H01L27/11551 ,  H01L27/11556

Abstract: 본 발명은 플래시 메모리 셀 스택, 플래시 메모리 셀 스택 스트링, 셀 스택 어레이 및 그 제조 방법에 관한 것이다. 상기 플래시 메모리 셀 스택은, 반도체 기판; 상기 반도체 기판의 표면에 수직형 기둥 형태로 형성되는 제어전극; 상기 제어전극과 상기 반도체 기판의 사이에 형성되는 절연막; 상기 제어전극의 측면에 형성되는 게이트 스택; 상기 게이트 스택의 측면에 층으로 형성되는 다수 개의 제1 절연막; 상기 게이트 스택의 측면에 층으로 형성되는 다수 개의 제2 도우핑 반도체 영역; 상기 제1 절연막과 상기 제2 도우핑 반도체 영역의 측면 중 일부에 형성되되 제1 방향을 따라 서로 대향되는 측면에 형성되는 제1 도우핑 반도체 영역;을 구비하고, 상기 제1 절연막과 상기 제2 도우핑 반도체 영역은 상기 게이트 스택의 측면에 층으로 번갈아 형성된다.
상기 플래시 메모리 셀 스택 스트링은 일렬로 배열된 다수개의 플래시 메모리 셀 스택으로 이루어지며, 셀 스택 어레이는 일렬로 배열된 다수개의 플래시 메모리 셀 스택 스트링으로 이루어진다.
플래시 메모리, 다이오드, 스택, 스트링, 어레이, 비휘발성

公开(公告)号：KR1020100094732A

公开(公告)日：2010-08-27

申请号：KR1020090013849

申请日：2009-02-19

Applicant: 서울대학교산학협력단

Inventor： 이종호

IPC: H01L21/336 ,  B82Y40/00

CPC classification number: H01L29/7841 ,  H01L27/108 ,  H01L27/10802

Abstract: PURPOSE: A floating-body dynamic random access memory including a high performance single transistor and a method for manufacturing the same are provided to reduce the distribution of a threshold voltage by regulating the charge quantity of a charge storage node. CONSTITUTION: A gate stack(4, 5, 6) is formed on a substrate(1). A control-electrode(7) is surrounded by a part or the entire of the gate stack. A semiconductor thin film is formed on the gate stack. A source(8) and a drain(9) are formed on the semiconductor thin film. A gate insulating film(10) is formed on the semiconductor thin film. A gate electrode(11) is formed on the gate insulating film.

Abstract translation: 目的：提供包括高性能单晶体管的浮体动态随机存取存储器及其制造方法，以通过调节电荷存储节点的电荷量来减小阈值电压的分布。 构成：在基板（1）上形成栅叠层（4,5,6）。 控制电极（7）由栅极堆叠的一部分或全部包围。 半导体薄膜形成在栅叠层上。 源极（8）和漏极（9）形成在半导体薄膜上。 在半导体薄膜上形成栅极绝缘膜（10）。 在栅极绝缘膜上形成栅电极（11）。

公开(公告)号：KR102142389B1

公开(公告)日：2020-08-07

申请号：KR1020190064674

申请日：2019-05-31

Applicant: 서울대학교산학협력단

Inventor： 강병철 ,  이종호

IPC: C12Q1/6895

公开(公告)号：KR101968351B1

公开(公告)日：2019-08-13

申请号：KR1020130009518

申请日：2013-01-28

Applicant: 서울대학교산학협력단 ,  에스케이하이닉스 주식회사

Inventor： 이종호 ,  김경도

IPC: H01L27/108 ,  H01L21/8242

公开(公告)号：KR101886159B1

公开(公告)日：2018-08-09

申请号：KR1020170044720

申请日：2017-04-06

Applicant: 서울대학교산학협력단

Inventor： 이종호 ,  이진구

IPC: G01R33/565

CPC classification number: G01R33/4828 ,  G01R33/50 ,  G01R33/56 ,  G01R33/5608 ,  G01R33/56536

Abstract: 기준물질의자기감수율보다더 큰자기감수율을갖는한 종류이상의물질들에의한와, 상기기준물질의자기감수율보다더 작은자기감수율을갖는한 종류이상의물질들에의한를결정하는 MRI 데이터처리방법을공개한다. 이방법은, 측정대상의 MRI 신호의주파수에관한제1값을산출하는단계, 상기 MRI 신호의감쇠상수에관한제2값을획득하는단계; 및상기를제1독립변수로갖고상기를제2독립변수로갖는함수의제1종속변수가상기제1값을갖고, 상기함수의제2종속변수가상기제2값을가질때에, 상기제1독립변수와상기제2독립변수의해를찾아내는단계를포함한다.