-
公开(公告)号：KR1019950015085B1
公开(公告)日：1995-12-21
申请号：KR1019930013964
申请日：1993-07-22
IPC: H04L12/43
Abstract: The synchronous mode add/drop multiplexing transmission device comprises: first and second network node interface units for performing a bidirectional 1+1 auto protection switching mode; a dependent signal processing unit for performing a signal mapping, multiplexing, demultiplexing and demapping and transmitting DSIN and DSIE signals to an external DS1 line or mapping three DS3 signals, demapping three CS2 signals into a bipolar signal and transmitting it to an external DS3 line; first and second high speed multiplexing units for performing a TU1 unit of frame arrangement function, a VC3 signal unit of insertion/path switching function and 1+1 switching mode; a system timing generating unit for generating a clock and a timing required by a system; and a system control unit for supplying a man machine interface for an operator.
Abstract translation: 同步模式分插复用传输装置包括：用于执行双向1 + 1自动保护切换模式的第一和第二网络节点接口单元; 依赖信号处理单元，用于执行信号映射，复用，解复用和解映射，并将DSIN和DSIE信号发送到外部DS1线路或映射三个DS3信号，将三个CS2信号解映射为双极信号并将其发送到外部DS3线路; 用于执行帧排列功能的TU1单元的第一和第二高速复用单元，插入/路径切换功能的VC3信号单元和1 + 1切换模式; 系统定时产生单元，用于产生系统所需的时钟和定时; 以及用于为操作者提供人机界面的系统控制单元。
-
-
公开(公告)号：KR1019950020197A
公开(公告)日：1995-07-24
申请号：KR1019930030005
申请日：1993-12-27
IPC: G06F13/36
Abstract: 본 발명은 N개의 슬레이브 프로세서들로 부터의 전송 요구권을 마스터 프로세서에서 중재하여 버스상의 충돌을 방지하고 마스타와 특정 슬레이브 프로세서간에 인터럽트 플랙을 자체 내장한 듀얼 포트램의 공유 메모리 특성과 인터럽트 요구 특성을 이용한 메세지 통신을 구현한 마스타와 슬레이브 프로세서들 간의 통신회로에 관한 것이며, 마스타와 슬레이브 프로세서간의 간단화된 통신 프로토콜로 전송 소요 시간을 단축할 수 있으며, 슬레이브가 전송요구 발생시 리얼타임으로 요구할 수 있는 인터럽트 방식으로 회로를 간략화하여 요구에 대한 신속한 처리가 이루어지도록 하며, 제어용량의 확장으로 슬레이브 프로세서 보드를 증설할 경우 프로세서간 통신 버스의 큰 수정없이 관련 인터럽트 라인만 추가 연결하여 확장할 수 있어 회로의 효율 을 높이는 우수한 효과를 갖는다.
-
-
公开(公告)号：KR1019950001177B1
公开(公告)日：1995-02-11
申请号：KR1019920026143
申请日：1992-12-29
IPC: H03K17/00
Abstract: The Time Division Switch (TUTS) provides the switching function for a TU11 (TU pointer +VC11) and a TU12 (TU pointer +VC12) signal utilized on the Synchronous Digital Hierarchy (SDH). The TUTs comprises; first serial/parallel units (U1,U2) converting the serial data into the 8-bit parallel data; latch units (U3,U4) connected with the output terminal of the first serial/parallel unit; first multiplexor units (U5,U6) outputting the multiplexing signal according to the control signal from a timing generation unit (U20); third data latches (U8,U11) holding up the second latch data; second multiplexing units (U12,U13) outputting the the multiplex control signal according to the control signal of a timing generation unit (U20); first parallel/serial conversion units (U14,U15); second serial/parallel conversion units (U36,U37); an add connector unit storing the connection information.
Abstract translation: 时分交换机（TUTS）为TU11（TU指针+ VC11）和在同步数字体系（SDH）上使用的TU12（TU指针+ VC12）信号提供切换功能。 TUT包括 第一串行/并行单元（U1，U2）将串行数据转换为8位并行数据; 与第一串行/并行单元的输出端连接的锁存单元（U3，U4）; 根据来自定时生成单元（U20）的控制信号输出复用信号的第一多路复用器单元（U5，U6）; 保持第二锁存数据的第三数据锁存器（U8，U11）; 根据定时产生单元（U20）的控制信号输出多路复用控制信号的第二复用单元（U12，U13）; 第一并行/串行转换单元（U14，U15）; 第二串行/并行转换单元（U36，U37）; 存储连接信息的添加连接器单元。
-
Patent Agency Ranking
-
公开(公告)号：KR1019940017370A
公开(公告)日：1994-07-26
申请号：KR1019920026136
申请日：1992-12-29
Abstract: 본 발명은 동기식 다중 계위(SDH)의 네트워크 노드 인터페이스(NNI) 신호인 STM-4 신호를 처리하기 위한 에이유(AU) 단위의 애드/드롭 기능을 수행하는 에스티엠-4 신호처리기에 관한 것으로, 광으로 입력되는 STM-4 신호를 전기적 신호를 변환시키는 광 수신부(U8); 전기적 신호로 변환된 STM-1 신호로 부터 클럭을 추출하는 수신클럭 추출부(U9); 입력되는 수신 STM-4프레임과 수신클럭 추출부에서 입력되는 수신클럭을 추출하는 수신클럭 추출부(U9); 입력되는 수신 STM-4프레임과 수신클럭 추출부에서 입력되는 수신클럭을 입력으로 하여 프레임 동기를 시킨 후, 원래의 STM-4 프레임을 복구하고, MSOH 및 RSOH를 추출처리하며, 오버헤드를 처리하고 나서, AU32 단위로 스위칭하여 출력하는 디멀티플렉서부(U7); 포인터 조정을 통하여 송신 AUG 신호와 수신 AUG 신호의 프레임 정렬을 수행하는 AU 포인터 조정부(U6)에서 출려되는 AUG 신호를 입력으로 하여 AUG 신호를 AU32 단위로 분리한 후, 일대일 대응시켜 둘중 하나를 선택하여 추력하는 쓰루/애드(Through/Add) 신호 선택부(U4); 자신과 연결되어 있는 상기 쓰루/애드 신호선택부(U4)의 출력과 다른 방향의 STM-4 신호처리기의 쓰루/애드 신호선택부의 출력을 입력으로 하여 둘중 하나를 선택하고 한쪽 신호처리기의 출력을 전부 출력하는 쓰루/루프백 제어수단(U3); 상기 쓰루/루프백 제어부에 연결되어 입력되는 AUG 신호를 AU32단위로 스위칭을 하고, MSOH 및 RSOH를 삽입하고 스크램 블링된 완전환 STM-4 신호를 출력하는 멀티플랙서부(U2); 및 상기 멀티플렉서부에서 최종 형성된 스크램블링된 STM-4 신호를 광으로 변환하여 출력하는 광 송신부(U1)로 구성한다.
-
公开(公告)号：KR1019930011249B1
公开(公告)日：1993-11-29
申请号：KR1019910019363
申请日：1991-10-31
IPC: H04J3/06
Abstract: The multi processor improves the availability of the service channel and maximizes the service quality of the synchronous transport system. The processor comprises the process control unit (11) outputting the control information (CPC #1 or CPC #7); the circuit processor (12) which handles the DS1 signal using the control information (CPC #1 or CPC #7); and the module process tool (13) which performs the unit module process function using the control information (MPC #1, MPC #2) from the process control tool (11).
Abstract translation: 多处理器提高了服务通道的可用性，并最大化了同步传输系统的服务质量。 处理器包括输出控制信息（CPC＃1或CPC＃7）的过程控制单元（11）。 使用控制信息（CPC＃1或CPC＃7）处理DS1信号的电路处理器（12）; 以及使用来自过程控制工具（11）的控制信息（MPC＃1，MPC＃2）执行单元模块处理功能的模块处理工具（13）。
-
公开(公告)号：KR1019930008681B1
公开(公告)日：1993-09-11
申请号：KR1019910009315
申请日：1991-06-05
IPC: G06F11/00
Abstract: A BIP (bit interleaved paring) inspection circuit for monitoring multiplexing function state of TUG21 in a synchronous multiplexing apparatus includes a BIP value generator for calculating to supply BIP value with respect to corresponding VC12 multiframe by using parallel TUG21 data formed from the VC12 multiframe as an input by a V5 path overhead period, a BIP timing generator connected to the BIP value generator for producing to supply BIP clocks, system clocks, BIP reset clocks and BIP latch clocks which are required for generating the BIP value to the BIP value generator by using 864KHz clock, 280KHz clock and 2KHz clock as inputs, and a BIP comparing unit connected to the BIP value generator for comparing the BIP value calculated in the BIP value generator with the BIP value extracted from the TUG21 signal, thereby heightening efficiency of the circuit and stabilizing the low-speed circuit by lowering the timing speed according to the parallel data.
Abstract translation: 用于监视同步多路复用装置中的TUG21的多路复用功能状态的BIP（比特交织配对）检查电路包括BIP值发生器，用于通过使用从VC12复帧形成的并行TUG21数据计算相对于对应的VC12复帧来提供BIP值作为 通过V5路径开销周期输入的BIP定时发生器，连接到BIP值发生器的BIP定时发生器，用于产生用于通过使用BIP值生成器向BIP值生成器生成BIP值所需的BIP时钟，系统时钟，BIP复位时钟和BIP锁存时钟 864KHz时钟，280KHz时钟和2KHz时钟作为输入，以及连接到BIP值发生器的BIP比较单元，用于将在BIP值生成器中计算的BIP值与从TUG21信号提取的BIP值进行比较，从而提高电路的效率， 通过根据并行数据降低定时速度来稳定低速电路。
-
公开(公告)号：KR1019930009287A
公开(公告)日：1993-05-22
申请号：KR1019910019361
申请日：1991-10-31
IPC: H04L7/00
Abstract: 본 발명은 TUG21(Tributary Unit Group 21) 신호로부터 동기식 컨테이너 멀티프레임 신호(1.664Mbps)를 수신하여 역사상하는 동기/비동기 1.544Mbps 신호의 역사상기에 관한 것으로, CCITT표준동기식 계위 및 다중 구조를 따르는 VC11 멀티프레임으로부터 비동기 1.544Mbps 종속신호를 추출하기 위한 것이다. 따라서, 본 발명은 TU11(Tributary Unit 11) 수신수단(1), VC11 멀티프레임 추출수단(2), VC11 멀티프레임 클럭 발생수단(3), MPU 인터페이스 수단(6), 디스터핑 제어수단(4), 및 디스터핑 클럭 발생수단(5)으로 구성되는 것을 특징으로 한다.
-
-
-
-
-
-
-
-
-
Search Results
265
records
(took 0.024 seconds)
