公开(公告)号：JP6538190B2

公开(公告)日：2019-07-03

申请号：JP2017551034

申请日：2016-01-29

Applicant: 無錫華潤上華科技有限公司 ,  CSMC TECHNOLOGIES FAB2 CO., LTD.

Inventor： 祁 樹坤

IPC: H01L29/78 ,  H01L29/786 ,  H01L21/336

公开(公告)号：JP6484754B2

公开(公告)日：2019-03-13

申请号：JP2018503703

申请日：2016-01-29

Applicant: 無錫華潤上華科技有限公司 ,  CSMC TECHNOLOGIES FAB2 CO., LTD.

Inventor： 祁 樹坤 ,  張 廣勝 ,  孫 貴鵬 ,  張 森

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

公开(公告)号：JP2019506010A

公开(公告)日：2019-02-28

申请号：JP2018560711

申请日：2017-05-26

Applicant: 無錫華潤上華科技有限公司 ,  CSMC TECHNOLOGIES FAB2 CO., LTD.

Inventor： ビアン ツェン

IPC: H01L21/336 ,  H01L29/423 ,  H01L29/49 ,  H01L29/43 ,  H01L29/78

Abstract: トレンチゲートのリードアウト構造は、基板10と、基板10の表面に形成されたトレンチと、基板10上の第1の誘電体層22とを備えるとともに、トレンチの内部表面にポリシリコンゲート31も備える。トレンチは、ポリシリコンゲート31によって部分的に充填され、それによって、凹みが、ポリシリコンゲート31の上方のトレンチ内に存在する。第2の誘電体層41は、凹み内に充填される。トレンチゲートのリードアウト構造は、金属プラグ50も備える。金属プラグ50は、第1の誘電体層22を下向きに貫通し、次いで第2の誘電体層41とポリシリコンゲート31との間に挿入され、したがって、ポリシリコンゲート31に接続される。

公开(公告)号：JP2018535559A

公开(公告)日：2018-11-29

申请号：JP2018527941

申请日：2016-08-25

Applicant: 無錫華潤上華科技有限公司 ,  CSMC TECHNOLOGIES FAB2 CO., LTD.

Inventor： 祁 樹坤 ,  孫 貴鵬

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/7816 ,  H01L29/06 ,  H01L29/0865 ,  H01L29/0882 ,  H01L29/4983 ,  H01L29/78

Abstract: 横方向拡散金属酸化物半導体電界効果トランジスタが、基板(110)と、ゲートと、ソース(150)と、ドレイン(140)と、ボディ領域(160)と、ソース(150)とドレイン(140)の間のフィールド酸化物領域(170)と、基板(110)上の第1のウェル領域(122)及び第2のウェル領域(124)と、を備える。ゲートの下の第2のウェル領域(124)は、複数のゲートドープ領域(184)が設けられ、ゲートのポリシリコンゲート(182)は、マルチセグメント構造であり、それぞれのセグメントは、他から分離され、それぞれのゲートドープ領域は、ポリシリコンゲート(182)のそれぞれのセグメントの間の間隙の下に配置される。ゲートドープ領域(184)のそれぞれは、ゲートドープ領域のどちらの面においても、2つの多結晶シリコンゲート(182)のセグメントの中から、ソース(150)と最も近い方向のセグメントと電気的に接続される。 【選択図】図1

公开(公告)号：JP2014504008A

公开(公告)日：2014-02-13

申请号：JP2013543507

申请日：2011-11-30

Applicant: シーエスエムシー テクノロジーズ エフエイビー1 シーオー., エルティーディーCsmc Technologies Fab1 Co., Ltd ,  シーエスエムシー テクノロジーズ エフエイビー2 シーオー., エルティーディーCsmc Technologies Fab2 Co., Ltd.

Inventor： シャオチャ ウー， ,  リー グオ， ,  グァンタオ ハン， ,  ジェン ヤン，

IPC: H01L21/336 ,  H01L21/8234 ,  H01L21/8238 ,  H01L27/088 ,  H01L27/092 ,  H01L29/78

CPC classification number: H01L21/265 ,  H01L21/823814 ,  H01L29/1083 ,  H01L29/7833

Abstract: 【課題】本発明は、素子のオン電流と降伏電圧を同時に向上させることができるＣＭＯＳ素子を提供する。
【解決手段】本発明のＣＭＯＳ素子は、ベースと、ベースの上に形成されるウェル区域と、前記ベースの上に形成されているゲートと、を含む。 前記ＣＭＯＳ素子は、前記ベースの上に形成され且つ前記ゲートの両側に配置されている第一区域及び第二区域と、前記ベースの上に形成され且つ前記ゲートが第一区域及び第二区域との側に延伸して形成される第一低濃度不純物ドレイン区域及び第二低濃度不純物ドレイン区域と、前記第一低濃度不純物ドレイン区域に形成されている第一不純物層と、をさらに含む。 前記第一不純物層に注入されているイオンの伝導型と前記第一低濃度不純物区域に注入されているイオンの伝導型とが相違する。
【選択図】 図１

公开(公告)号：JP2014500700A

公开(公告)日：2014-01-09

申请号：JP2013542354

申请日：2011-11-29

Applicant: シーエスエムシー テクノロジーズ エフエイビー1 シーオー., エルティーディーCsmc Technologies Fab1 Co., Ltd ,  シーエスエムシー テクノロジーズ エフエイビー2 シーオー., エルティーディーCsmc Technologies Fab2 Co., Ltd.

Inventor： シュンフゥイ レイ，

IPC: H02J7/00 ,  H01M10/44 ,  H02H7/18

CPC classification number: H02H7/18 ,  H02J7/0029 ,  H02J7/0031 ,  H02J2007/0039 ,  Y02E60/12

Abstract: 本発明は、リチウム電池保護回路に関する。 本発明のリチウム電池保護回路は、過充電保護回路と、第一ロジック出力端と第二ロジック出力端を備えるロジック回路と、前記第一ロジック出力端と第二ロジック出力端とに接続されているレベルシフト回路と、前記レベルシフト回路に接続されているベーススイッチング回路と、リチウム電池の負極と外部回路の負極との間に増幅管と、をさらに含む。 前記レベルシフト回路は、過充電保護状態になる場合、第一ロジック出力端と前記第二ロジック出力端と出力した信号を高電圧レベルに変換する。 前記レベルシフト回路は、前記第二ロジック出力に接続されている第一インバーターと、一組のＰＭＯＳトランジスターと、一組のＮＭＯＳトランジスターとを含む。

公开(公告)号：JP5356598B2

公开(公告)日：2013-12-04

申请号：JP2012524103

申请日：2010-10-26

Applicant: 無錫華潤上華半導体有限公司Csmc Technologies Fab1 Co.,Ltd. ,  無錫華潤上華科技有限公司Csmc Technologies Fab2 Co.,Ltd.

Inventor： 桂林春 ,  王楽 ,  趙志勇 ,  何麗麗

IPC: H01L21/8234 ,  H01L27/088

CPC classification number: H01L29/66712 ,  H01L21/823418 ,  H01L21/823487 ,  H01L21/8249 ,  H01L27/088 ,  H01L29/0847 ,  H01L29/42368 ,  H01L29/66659 ,  H01L29/7809 ,  H01L29/7835

公开(公告)号：US12119395B2

公开(公告)日：2024-10-15

申请号：US17762212

申请日：2020-08-26

Applicant: SOUTHEAST UNIVERSITY ,  CSMC TECHNOLOGIES FAB2 CO., LTD.

Inventor： Long Zhang ,  Jie Ma ,  Yan Gu ,  Sen Zhang ,  Jing Zhu ,  Jinli Gong ,  Weifeng Sun ,  Longxing Shi

IPC: H01L29/739 ,  H01L29/06 ,  H01L29/08 ,  H01L29/10

CPC classification number: H01L29/7394 ,  H01L29/0623 ,  H01L29/0834 ,  H01L29/1095

Abstract: An insulated gate bipolar transistor, comprising an anode second conductivity-type region and an anode first conductivity-type region provided on a drift region; the anode first conductivity-type region comprises a first region and a second region, and the anode second conductivity-type region comprises a third region and a fourth region, the dopant concentration of the first region being less than that of the second region, the dopant concentration of the third region being less than that of the fourth region, the third region being provided between the fourth region and a body region, the first region being provided below the fourth region, and the second region being provided below the third region and located between the first region and the body region.

公开(公告)号：US20240339522A1

公开(公告)日：2024-10-10

申请号：US18292067

申请日：2022-12-01

Applicant: CSMC TECHNOLOGIES FAB2 CO., LTD.

Inventor： Chaoqi XU ,  Shuxian CHEN ,  Chunxia MA ,  Yi ZHANG ,  Penglong XU ,  Feng LIN ,  Ruibin CAO

IPC: H01L29/66 ,  H01L29/40 ,  H01L29/78

CPC classification number: H01L29/66681 ,  H01L29/402 ,  H01L29/7816

Abstract: In a manufacturing method for an LDMOS integrated device, a provided semiconductor substrate has an NLDMOS area and a PLDMOS area; then a dielectric layer on the NLDMOS area and a dielectric layer on the PLDMOS area are formed on the semiconductor substrate, and a stress material layer is formed on the dielectric layer on the NLDMOS area and/or on the dielectric layer on the PLDMOS area, the thickness of the dielectric layer on the NLDMOS region being greater than the thickness of the dielectric layer on the PLDMOS region; then heat treatment is performed to adjust the stress of the stress material layer, so as to improve the electron mobility of a device; then the stress material layer is removed.

公开(公告)号：US20240282621A1

公开(公告)日：2024-08-22

申请号：US18571601

申请日：2022-06-17

Applicant: CSMC TECHNOLOGIES FAB2 CO., LTD.

Inventor： Wenwen ZHANG ,  Renrui HUANG ,  Yongzhi FANG

IPC: H01L21/768 ,  H01L21/311 ,  H01L23/522

CPC classification number: H01L21/7681 ,  H01L21/31116 ,  H01L21/76877 ,  H01L23/5226

Abstract: A manufacturing method for a semiconductor device includes: forming an etching termination layer, a first dielectric layer, an auxiliary dielectric layer and a second dielectric layer which are successively stacked from bottom to top; by taking a photoresist layer as an etching barrier layer, patterning the second dielectric layer to obtain a first opening pattern, the bottom of the first opening being provided with a second opening pattern exposing part of the auxiliary dielectric layer; forming a first trench passing through the second dielectric layer and the auxiliary dielectric layer and extending to the first dielectric layer, and forming a second trench passing through the first dielectric layer from the bottom of the first trench and extending to the etching termination layer; and forming a conductive layer in the first and second trenches.