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公开(公告)号：KR100295041B1
公开(公告)日：2001-07-12
申请号：KR1019980006611
申请日：1998-02-28
Applicant: 삼성전자주식회사
Inventor： 김규홍
IPC: G11C11/34
Abstract: PURPOSE: A semiconductor device having a precharge control circuit and a precharge method are provided to reduce a writing time by changing a precharge scheme in a semiconductor device such as MML and a memory device. CONSTITUTION: A pair of bit lines is connected to many memory cells(301). A pair of Input/output(I/O) lines is connected to the pair of bit lines via a column selection gate(305). A precharge circuit precharges/equalizes the pair of I/O lines in response to a precharge signal in case of a writing operation and a reading operation. I/O line driver receives an input data in response to an enable signal during the writing operation, and drives the pair of I/O lines. A precharge control circuit(311) generates the precharge signal in response to a precharge control signal informing the precharge operation starting and the enable signal so as to make the precharge/equalizing time in case of the writing operation be shorter than the precharge/equalizing time in case of the reading operation. The enable signal is enabled prior to a predetermined time at which a column selection line for controlling the column selection gate is enabled. The precharge signal is disabled by enabling the enable signal.
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公开(公告)号：KR1020000067539A
公开(公告)日：2000-11-25
申请号：KR1019990015435
申请日：1999-04-29
Applicant: 삼성전자주식회사
Inventor： 김규홍
IPC: G11C8/00
Abstract: PURPOSE: A memory logic complex semiconductor device is provided to perform a memory core test easily by applying a multiplexer control signal to a multiplexer in exact synchronization with a CASB latency mode. CONSTITUTION: A memory logic complex semiconductor device comprises the first and second pads(211,212), a multiplexer(221), a multiplexer controller(231) and a memory core(241). The multiplexer(221) receives a plurality of data(Dout1-Doutn) from the memory core(241) and a multiplexer control signal(PQSEL) from the multiplexer controller(231), and selects one of the input data when the multiplexer control signal(PQSEL) is activated. The selected data is output through the first pad(211). The multiplexer controller(231) transfers a multiplexer control signal(QEL) input through the second pad(212) to the multiplexer(221) in synchronization with a CASB latency mode set to the semiconductor device(201).
Abstract translation: 目的：提供一种存储器逻辑复合半导体器件，通过将多路复用器控制信号与CASB延迟模式精确同步地应用于多路复用器来容易地执行存储器核心测试。 构成：存储器逻辑复合半导体器件包括第一和第二焊盘（211,212），多路复用器（221），多路复用器控制器（231）和存储器核心（241）。 多路复用器（221）从存储器核心（241）接收多个数据（Dout1-Doutn）和来自多路复用器控制器（231）的多路复用器控制信号（PQSEL），并且当多路复用器控制信号 （PQSEL）被激活。 所选择的数据通过第一焊盘（211）输出。 复用器控制器（231）与设置到半导体器件（201）的CASB等待时间模式同步地将通过第二焊盘（212）输入的复用器控制信号（QEL）传送到多路复用器（221）。
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公开(公告)号：KR1020000026252A
公开(公告)日：2000-05-15
申请号：KR1019980043713
申请日：1998-10-19
Applicant: 삼성전자주식회사
Inventor： 김규홍
IPC: H01L27/108
CPC classification number: G11C11/4096 , G11C11/408
Abstract: PURPOSE: A device is provided to vary the number of pages and a depth of a page to be applied to various fields the varied number of pages and varied depths of a page by generating a control signal for varying the number of pages and a depth of a page. CONSTITUTION: Plural memory cell array blocks(20, 21, 22, 23, 24, 25, 26, 27) are provided.A page control circuit(505) responses to a page control signal, controls low addresses and column addresses, and generating a control singal for varying the number of pages and a depth of a page. A detection amplification and write driving circuit(503) responses to the control signal, detects and amplifies data outputted from memory cell array blocks selected from the memory cell array blocks(20, 21, 22, 23, 24, 25, 26, 27), and writes the data to memory cell array blocks selected from the memory cell array blocks(20, 21, 22, 23, 24, 25, 26, 27).
Abstract translation: 目的：提供一种设备，用于通过生成用于改变页数和控制信号的深度来改变页面的数量和页面的深度以适应各种页面的页数变化和页面的不同深度 一页 提供了多个存储单元阵列块（20,21,22,23,24,25,26,27）。页面控制电路（505）响应于页面控制信号，控制低地址和列地址，并产生 用于改变页面数量和页面深度的控制单词。 检测放大和写入驱动电路（503）响应于控制信号，检测和放大从存储单元阵列块（20,21,22,23,24,25,26,27）中选择的存储单元阵列块输出的数据， 并将数据写入从存储单元阵列块（20,21,22,23,24,25,26,27）中选择的存储单元阵列块。
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公开(公告)号：KR1019970016970A
公开(公告)日：1997-04-28
申请号：KR1019950029568
申请日：1995-09-11
Applicant: 삼성전자주식회사
IPC: G06F13/00
Abstract: 1. 청구범위에 기재된 발명이 속하는 기술분야
본 발명은 동기식 반도체 메모리장치의 데이타 출력버퍼로 전달되는 제어신호 발생회로에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
종래의 경우 CAS 레이턴시가 지정되어 있어서 고속으로 메모리 장치가 시스템클럭에 동기되어 사용될 때 시간지연이 발생하였다.
3. 발명의 해결방법의 요지
본 발명에서는 데이타 출력버퍼를 동기시키는 클럭보다 한 클럭전에 동기되어 상기 제어신호 발생회로가 구동되도록 하여 이에 따라 제어신호가 발생하고 이 제어신호가 소정의 지연소자를 거친후에 데이타 출력버퍼를 제어하므로써 해결하였다.
4. 발명의 중요한 용도
고속의 반도체 메모리장치.-
公开(公告)号：KR1019970012718A
公开(公告)日：1997-03-29
申请号：KR1019950028405
申请日：1995-08-31
Applicant: 삼성전자주식회사
Inventor： 김규홍
IPC: G11C11/401
Abstract: 1. 청구 범위에 기재된 발명이 속한 기술분야
본 발명은 동기 반도체 메모리 장치에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
본발명은 반도체 메모리 장치에서 컬럼어드레스스트로우브 신호 레이턴시와는 상관없이 외부 명령을 받아들이는 입력쪽과 외부로 데이타를 출력시키는 출력쪽에만 시스템 클럭에 동기되어 동작하는 레지스터를 가지는 동기 반도체 메모리 장치를 제공한다.
3. 발명의 해결방법의 요지
본 발명은 시스템 클럭에 의해 동기되어 입력과 출력이 제어되고 외부에서 컬럼어드레스트로우브 신호 레이턴시의 변경이 가능한 동기 반도체 메모리 장치에 있어서, 시스템으로부터의 시스템 클럭에 응답하여 데이타를 일시저장하여 출력하는 제1레지스터와, 상기 제1레지스터에서 출력되는 신호를 입력하여 프리디코딩 신호를 출력하는 프리디코더와, 상기 프리디코더의 신호를 디코딩하는 디코더와, 상기 디코더로부터의 선택된 어드레스를 컬럼선택라인을 통해 입력받는 하나 이상의 쎌 어레이와, 상기 쎌 어레이로부터의 출력정보를 외부로 출력하기 위하여 상기 정보를 센싱증폭하는 하나 이상의 입출력 센스앰프와, 상기 입출력 센스앰프의 출력신호를 선택적으로 하나씩 출력하는 멀티플렉서와, 상기 시스템 클럭에 응답하여 소정의 과정들 상응하는 지연시간 후에 소정의 제어를 위한 신호를 발생하는 지연수단과, 상기 컬럼어드레스스트로우브 신호 레이턴시에 따른 신호들에 응답하여 소정의 제어를 위한 클럭을 발생하는 클럭출력수단과, 상기 지연수단의 출력신호와 상기 클럭출력수단의 출력신호를 제어신호로 하여 상기 멀티플렉서의 출력신호를 일시 저장하는 제2레지스터와, 상기 제2레지스터의 출력 데이타를 외부로 출력하는 데이타 출력 버퍼를 포함한다.
4. 발명의 중요한 용도
반도체 메모리 장치에 적합하게 사용된다.-
Patent Agency Ranking
公开(公告)号：KR1019970001699B1
公开(公告)日：1997-02-13
申请号：KR1019940004125
申请日：1994-03-03
Applicant: 삼성전자주식회사
Inventor： 김규홍
IPC: G11C11/407
Abstract: A semiconductor memory device precharges a row chain. A synchronous dynamic random access semiconductor memory device automatically precharges a row chain reliably and effectively. After finishing an address operation about one memory bank among the memory banks, the semiconductor memory device includes a precharge signal generator for generating a signal automatically precharging one memory bank by corresponding to a signal having a row address strobe signal buffer, a burst length, and a latency information. The precharge signal generator is positioned between a column address generation circuit and a row address strobe signal buffer, and precharges a corresponding bit line in the memory back without an external precharge command.
Abstract translation: 半导体存储器件预先给行链预充电。 同步动态随机存取半导体存储器件可以可靠且有效地自动对行链进行预充电。 在存储体中关于一个存储体的地址操作完成之后，半导体存储器件包括一个预充电信号发生器，用于通过对应于具有行地址选通信号缓冲器，突发长度的信号和自动预充电一个存储体来产生信号 延迟信息。 预充电信号发生器位于列地址生成电路和行地址选通信号缓冲器之间，并且在没有外部预充电命令的情况下对存储器中的相应位线进行预充电。
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公开(公告)号：KR102232922B1
公开(公告)日：2021-03-29
申请号：KR1020140103762
申请日：2014-08-11
Applicant: 연세대학교 산학협력단 , 삼성전자주식회사
IPC: G11C11/413
Abstract: 본발명에따른스태틱랜덤액세스메모리장치는, 데이터신호의로직상태에응답하여메모리셀과연결된제 1 비트라인및 제 2 비트라인중 하나를플로팅시키고다른하나의비트라인에는쓰기전압을인가하는쓰기드라이버, 상기플로팅된비트라인의전압을입력받아쓰기실패신호를출력하는쓰기실패감지부, 그리고상기쓰기실패신호에응답하여쓰기보조전압을생성하는보조전압생성부를포함하되, 상기쓰기드라이버는상기쓰기보조전압을상기쓰기전압을인가한비트라인에추가로공급한다.
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公开(公告)号：KR102172869B1
公开(公告)日：2020-11-03
申请号：KR20140103774
申请日：2014-08-11
Applicant: 고려대학교 산학협력단 , 삼성전자주식회사
Abstract: 본발명에따른스태틱랜덤액세스메모리장치는, 단일비트라인구조의메모리셀들을포함하는제 1 메모리셀 어레이, 단일비트라인구조의메모리셀들을포함하는제 2 메모리셀 어레이, 상기제 1 메모리셀 어레이또는상기제 2 메모리셀 어레이중 어레이선택신호에따라선택된메모리셀 어레이의비트라인전압을센싱전압으로출력하고, 비선택된메모리셀 어레이의비트라인전압을기준전압으로출력하는기준전압생성부, 그리고상기센싱전압과상기기준전압의차이를증폭하여출력하는차동센스앰프를포함하되, 상기센싱전압과상기기준전압의로직상태는서로상보이다.
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