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公开(公告)号：KR1019960027813A
公开(公告)日：1996-07-22
申请号：KR1019940034017
申请日：1994-12-13
IPC: H04L12/801 , H04L12/70
Abstract: 본 발명은 ATM(Asynchronous Transfer Mode) 교환기에 있어서 호 연결 설정 요구시 독립적인 호 처리 기능을 제공할 수있는 프로토콜 처리 및 수행 기능 선택 방법을 테이블 구동 방식에 의하여 수행될 수 있는 ATM 교환기 호 시나리오 추출방법에 관한 것으로, 호 시나리오를 추출하는 방법은 호 처리 기능을 여러 종류의 프로토콜과 독립적으로 둘 수 있게 함으로서 각 시나리오를 구성하고 있는 기능 조각들을 효율적으로 제어할 수 있는 호 제어 엔진 테이블(TRCT)이 부가될 경우에 소프트웨어 재사용성을 중대시킬 수 있고 미확장 기능을 시스템에 추후 첨가할 경우에도 구현된 시스템에 영향을 최소로 하고 구현할 수 있는 효과가 있다.
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Patent Agency Ranking
公开(公告)号：KR1019960002847B1
公开(公告)日：1996-02-26
申请号：KR1019930004198
申请日：1993-03-18
Applicant: 한국전자통신연구원
IPC: H04Q11/06
Abstract: an interconnection input means having a plurality of input group multiplexing modules which each comprises a plurality of input buffers for temporarily storing input cells inputted in serial/parallel manner and a group multiplexer connected to output terminals of the input buffers, for multiplexing the output cells in a minicell unit; an input/output group connecting network means having a plurality of input group connection parts which are each connected to input group multiplexing modules and each connected to output groups; and an interconnection output means having a plurality of output group address filters for outputting only cells which have an output group address corresponding to its inherent output group address, an output switching means for switching the output cell to a final output terminal, and a plurality of output group dividing modules each connected to the input group connecting parts in the input/output group connecting network means.
Abstract translation: 具有多个输入组复用模块的互连输入装置，每个输入组复用模块包括用于临时存储以串/并行方式输入的输入单元的多个输入缓冲器和连接到输入缓冲器的输出端的组多路复用器， 一个小号单元; 连接网络装置的输入/输出组，其具有多个输入组连接部分，每个输入组连接部分连接到输入组复用模块并且各自连接到输出组; 以及互连输出装置，具有多个输出组地址滤波器，用于仅输出具有与其固有输出组地址对应的输出组地址的单元;输出切换装置，用于将输出单元切换到最终输出端;以及多个 输出组分割模块，各自连接到输入/输出组连接网络装置中的输入组连接部分。
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公开(公告)号：KR1019960002463B1
公开(公告)日：1996-02-17
申请号：KR1019930027360
申请日：1993-12-11
IPC: H04L7/04
CPC classification number: H04L7/0338 , H03K5/135 , H03K5/15066 , H03K5/1534
Abstract: The device has a local clock pulse generator (11) to generate a local clock pulse (FT). The local clock pulse generated has a frequency that is six times the bit rate of the input binary D. The external input clock pulse (CP) is delayed sequentially at intervals of one period of the local clock pulse by the clock pulse parallel generator (12). Given delayed clock pulses (CP1-CP7) are generated. An input data transition detector(13) detects the transition of the input data and outputs the pulse (DT) with a width larger than the width of the minimum permissible clock pulse of the flip flop that belongs to each constructed. A sequential logic parallel phase detector (14) provides a clock pulse selection information by comparing the delayed clock the pulse signal (CP) from the clock pulse parallel generator and the pulse (DT) from the input data transition detector. A retiming clock pulse selector (15) outputs a retiming clock pulse based on the selection information. A time delay compensation unit (16) performs the compensation delay of the input data based on the retiming clock pulse. A data retiming unit (17) performs the retiming of the delay data (DD) output by time delay compensation unit and outputs data (DR).
Abstract translation: 器件具有本地时钟脉冲发生器（11）以产生本地时钟脉冲（FT）。 所产生的本地时钟脉冲的频率是输入二进制D的比特率的六倍。外部输入时钟脉冲（CP）由时钟脉冲并联发生器（12）以本地时钟脉冲的一个周期的间隔被顺序延迟 ）。 给定延迟时钟脉冲（CP1-CP7）。 输入数据转换检测器（13）检测输入数据的转换，并输出宽度大于属于每个构造的触发器的最小允许时钟脉冲的宽度的脉冲（DT）。 顺序逻辑并行相位检测器（14）通过将来自时钟脉冲并联发生器的脉冲信号（CP）和来自输入数据转换检测器的脉冲（DT）的延迟时钟进行比较来提供时钟脉冲选择信息。 重新定时时钟脉冲选择器（15）基于选择信息输出重新定时时钟脉冲。 时间延迟补偿单元（16）基于重新定时时钟脉冲执行输入数据的补偿延迟。 数据重定时单元（17）对由时间延迟补偿单元输出的延迟数据（DD）进行重新定时，并输出数据（DR）。
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公开(公告)号：KR1019960000163B1
公开(公告)日：1996-01-03
申请号：KR1019920026069
申请日：1992-12-29
IPC: H04Q11/00
Abstract: The method is for multiplexing the input group module to connect with a mixed interconnection network. The method comprises steps; (A)multiplexing input cell by the specific bit units and completing input cell multiplexing; and (B)multiplexing the next input cell with the same method of the step (A).
Abstract translation: 该方法用于复用输入组模块以与混合互连网络连接。 该方法包括步骤： （A）通过特定位单元复用输入单元并完成输入单元复用; 和（B）使用与步骤（A）相同的方法来复用下一个输入单元。
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公开(公告)号：KR1019950020142A
公开(公告)日：1995-07-24
申请号：KR1019930027360
申请日：1993-12-11
IPC: H04L7/04
Abstract: 본 발명은 고속데이타 전송시 2진(binary) 데이타 비트의 위상과 리타이밍 클럭펄스의 상태옵셋(static offset)위상이 서로 무관하고 입력2진 데이타에 원더(wander)와 정렬(alignment) 지터가 있더라도 데이타를 안정적으로 리타이밍하는 데이타 리타이밍 장치에 관한 것으로, 첫째, 리타이밍 클럭펄스의 4배 이상의 임의의 주파수를 갖는 국부 클럭펄스만 요구되기 때문에 반체 집적화가 가능하다. 둘째, n개의 지연된 클럭펄스의 총 지연시간을 충분히 길게하면 광범위한 비트속도를 가진 데이타리타이밍 장치가 응용에 가능하다. 섯째, 지터 및 원더를 흡수할 수 있다. 넷째, 환경적 변화요소에 안정적으로 동작하며 반도체 기술이 발전하면 고속의 비트동기 구현에 응용할 수 있다.
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公开(公告)号：KR1019940007980B1
公开(公告)日：1994-08-31
申请号：KR1019910026084
申请日：1991-12-30
IPC: H04M11/06
Abstract: The devcie effectively matches an exchanger to a basic speed (2B+D) subscriber, and efficiently gives service to digital subscriber. The device includes an ISDN basic speed subscriber matching circuit (1) which receives a 8KHz FS signal and 4.096 MHz clock signal, transmits/receives data for control of D channel and the subscriber matching board, and gives a path between the subscriber line and the exchanger, and an ISDN D-channel processing board (IDPA) (2) which exchanges control information through an ISAP matching circuit (5) and TD-bus, and multiplexes packet message information into a D channel. The device includes an U-interface unit (81) which has PEB 20901,20902; IEC-t (812), a EPIC (82) which has PEB 2075, an interrupt processor (87) which is AM 9519, a CPU (86) which is Z-180, a common memory and LC-bus matching units (90,91) which have dual port RAM, a memory map decoder (84) which is 74LS138, a IEPC which is PEB 2025, a memory unit (89) which has ROM/ RAM(32Kbytes), a TSL matching unit (88) which is RS-422, and a clock compensation circuit (92) which is NE 564, 74LS93,and 74LS393.
Abstract translation: devcie将交换机与基本速度（2B + D）用户有效匹配，有效地为数字用户提供服务。 该设备包括ISDN基本速度用户匹配电路（1），其接收8KHz FS信号和4.096MHz时钟信号，发送/接收用于D信道控制的数据和用户匹配板，并且在用户线路与 交换机和通过ISAP匹配电路（5）和TD总线交换控制信息的ISDN D信道处理板（IDPA）（2），并将分组消息信息复用到D信道中。 该设备包括具有PEB 20901,20902的U接口单元（81） IEC-t（812），具有PEB 2075的EPIC（82），AM9519的中断处理器（87），Z-180的CPU（86），公共存储器和LC总线匹配单元（90 ，91），具有74LS138的存储器映射解码器（84），PEB 2025的IEPC，具有ROM / RAM（32K字节）的存储器单元（89），TSL匹配单元（88），其中， 是RS-422，以及时钟补偿电路（92），其为NE 564,74LS93和74LS393。
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