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公开(公告)号：KR1019970056362A
公开(公告)日：1997-07-31
申请号：KR1019950052307
申请日：1995-12-20
IPC: H04L12/46 , H04L12/933 , H04L7/00
Abstract: 본 발명은 비동기 전달모드 교환 시스템에서 공중전기통신망 가입자 정합장치 및 호처리 방법에 관한 것으로, 상기 PSTN 가입자 정합장치(3)내의 타임스위치부(10)와의 서브하이웨이 인터페이스를 제공하고 ATM 적응계층 형태 1의 셀조립/분해 기능을 제공하는 셀조립/분해부(14); 상기 셀조립/분해부(14)로부터의 사용자 셀과 미설명된 연동제어부(16)로부터의 프로세서간 메시지 셀을 수신하여 다중화한 후 ATM 스위치 인터페이스로 전송하고, 반대로 ATM 스위치 인터페이스로부터 수신된 인터페이스로 전송하고, 반대로 ATM 스위치 인터페이스로부터 수신된 셀을 역다중화하여 상기 셀조립/분해부(14) 또는 연동제어부(14) 또는 연동제어부(16)로 분해하여 전송하는 ATM 스위치 인터페이스부(15); 공통버스 인터페이스를 통해 상기 PSTN 가입자 정합장치(3) 내의 PSTN 제어부(12)와의 통신 기능을 담당하고 VME 버스를 통해 상기 셀 조립분해부(14) 및 ATM 스위치 인터페이스부(15)를 제어하며, 상기 PSTN 가입자 정합장치(3) 내의 PSTN 제어부(12)와 상기 ATM 가입자 정합장치(1)내의 ATM제어부(6) 사이의 메시지 정합기능을 제공하는 연동제어부(16); 및 상기 ATM 가입자 정합장치(1)로부터의 ATM 시스템클럭으로 PSTN 정합을 위해 요구되는 PSTN 시스템클럭을 발생하여 상기 타임스위치부(10)로 공급하는 클럭발생부(17)를 구비하는 것을 특징으로 한다.
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公开(公告)号：KR1019970056143A
公开(公告)日：1997-07-31
申请号：KR1019950053952
申请日：1995-12-22
IPC: H04L7/00
Abstract: 본 발명은, ATM 시스템에 일반 전화 서비스(POTS)를 접속시킴에 있어서 망동기된 ATM클럭을 수신하여 ATM 및 POTS 기능부에서 필요한 클럭을 생성시키기 위한 것이다. 이에 따라 본 발명은 발진부(1), 클럭수신부(2), 다중화부(6), ATM 클럭생성부(7), POTS 클럭생성부(8), 유지보수 제어부(9), 클럭전송부(3), 이중화제어부(4), 이중화 신호전송부(5), 리셋부(10)를 구비하여 STM-1 계열의 클럭 MCLK을 수신하여 ATM에 필요한 MCS와 일반 전화 서비스에 필요한 클럭(CP 및 FP)를 생성하고 이중화제어가 가능하도록 구성된다.
따라서 본 발명은, ATM 기준클럭으로 부터 POTS를 제공할 수 있는 클럭을 생성하므로, POTS를 제공하는 ATM 교환기의 구현을 가능하게 하는 효과를 갖는다.-
公开(公告)号：KR1019970031613A
公开(公告)日：1997-06-26
申请号：KR1019950044392
申请日：1995-11-28
IPC: H04L12/861 , H04L12/933 , H04L12/70
Abstract: 본 발명은 비동기 전달 모드(ATM) 망에서의 회선모드 베어러 서비스 연동을 위한 셀 분해 장치 및 그 방법에 관한 것으로서, ATM 접속부로부터 입력되는 ATM 셀을 임시로 저장되는 FIFO 수단(21); 상기 FIFO 수단(21)으로부터 ATM 셀 데이타를 읽어 가상 연결 식별자(VPI/VCI)를 이용해 연결별로 구분하여 출력하는 CLD(Cell Disassembler) ATM 접속 수단(22); 상기 CLD ATM 접속 수단(22)의 출력을 저장하는 셀 분해 버퍼링 수단(23); 상기 셀 분해 버퍼링 수단(23)의 연결별로 저장된 ATM 데이타를 채널과 링크 ID(IDentification)를 이용하여 타임 슬롯에 맞게 읽어 출력하는 CLD 타임 스위치 접속 수단(24); 및 상기 CLD 타임 스위치 접속 수단(24)의 병렬 데이타를 타임 스위치 접속에 맞게 직렬로 변환하여 타임 스위치 접속부에 출력하는 다중화 수단(25)을 구비하여 하나의 타임 슬롯 시간을 ATM 접속부의 동작과 타임 스위치 접속부의 동작에 대해 별도의 상태로 구분하여 다양한 동작을 수행하며, 셀 분해 장치(CLD : Cell Disassembler) ATM 접속부 기능이나 타임 스위치 접속부 기능에 있어서 분해 참조 번호 데이타와 분해 참조표 데이타를 사용하여 복수의 채널을 사용해야하는 다중 비트율 서비스를 제공할 수 있으며, 1셀 크기 미만의 데이타 서비스시에 불필요한 데이타가 타임 스위치로 전송되지 않도록 유효 데이타의 수를 나타낼 수 있으며, 타임 스위치로의 서비스가 셀 지연 변이에 영향받지 않도록 버퍼 데이타의 읽기 제어가 가능한 효과가 있다.
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Patent Agency Ranking
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公开(公告)号：KR1019950010923B1
公开(公告)日：1995-09-25
申请号：KR1019920024207
申请日：1992-12-14
IPC: H04L12/44
Abstract: a local network unit for performing exchange or transmission function in a limited area; a central network unit for performing exchange or transmission function in the local network; a network matching unit connected to the local and central networks, for performing a bidirectional point to point transmission function; a central timing signal driving unit for generating a source byte synchronous clock for processing parallel byte data and a source block synchronous signal for discriminating cell or frame to provide the generated clock and signal to the network matching unit; and a local timing signal driving unit for receiving a network synchronous clock from the central timing signal driving unit to generate a local source byte synchronous clock having the same frequency as the source byte synchronous clock but a different phase therefrom and transmitting the generated clock to the network matching unit.
Abstract translation: 用于在有限区域中执行交换或传输功能的本地网络单元; 用于在本地网络中执行交换或传输功能的中央网络单元; 连接到本地和中央网络的网络匹配单元，用于执行双向点对点传输功能; 中央定时信号驱动单元，用于产生用于处理并行字节数据的源字节同步时钟;以及源块同步信号，用于识别单元或帧以向所述网络匹配单元提供所产生的时钟和信号; 以及本地定时信号驱动单元，用于从中央定时信号驱动单元接收网络同步时钟，以产生与源字节同步时钟相同频率但与其不同相位的本地源字节同步时钟，并将生成的时钟发送到 网络匹配单元。
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公开(公告)号：KR1019950009690B1
公开(公告)日：1995-08-26
申请号：KR1019930018461
申请日：1993-09-14
IPC: G06F11/00
CPC classification number: H03M13/091 , H03M13/33
Abstract: an N byte shift register for shifting input byte column by N byte and N-1 byte to output the shifted byte column; a compensation polynomial expression driver for driving a compensation polynomial expression; an operation unit for performing operation of subtraction of 2 by a compensation polynomial expression and operation of division of 2 by a generation polynomial module; a block synchronization discriminating unit for outputting a data selection signal, a synchronized state signal, and a block synchronized discriminating signal; and a data selection unit for inputting output data from the N byte shift register and for selecting bits constituting the byte to generate byte synchronized data.
Abstract translation: 一个N字节移位寄存器，用于将输入字节列移位N字节和N-1个字节以输出移位字节列; 用于驱动补偿多项式的补偿多项式表达式驱动器; 操作单元，用于通过补偿多项式表达式进行减法运算2，通过生成多项式模块执行除以2的运算; 块同步鉴别单元，用于输出数据选择信号，同步状态信号和块同步鉴别信号; 以及数据选择单元，用于输入来自N字节移位寄存器的输出数据，并用于选择构成字节的位以产生字节同步数据。
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公开(公告)号：KR1019950013103A
公开(公告)日：1995-05-17
申请号：KR1019930021038
申请日：1993-10-11
IPC: H04L7/04
Abstract: 본 발명은 불안정한 프리 런(ferr-run) 주파수를 갖는 전압제어발진기(반도체 직접회로 전압제어발진기)를 사용할 수 있을 뿐만 아니라, 고속(100Mbps 이상)으로 입력되는 데이터 비트에서 천이가 무작위로 발생하면서 천이의 수가 적더라도 외부 기준 클럭 펄스의 주파수의 배수에 동기되게 전압제어발진기를 발진시켜 데이터와 클럭을 안정되게 복구하는 (recovery) 비트 동기 장치에 관한 것으로서, 위상 비교 수단(21), 제1위상 및 주파수 비교 이득 제한 수단(22), 주파수 비교 수단(23), 제2 위상 및 주파수 비교 이득 제한 수단(24), 저역 여파 및 적분 수단(26), 전압제어발진기(VCO; 27), N분주 수단(25), M분주 수단(28), 직류이득 선택 수단(29)을 구비하는 것을 특징으로 한다.
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公开(公告)号：KR1019950002298B1
公开(公告)日：1995-03-16
申请号：KR1019920024191
申请日：1992-12-14
IPC: H03M1/28
Abstract: The demodulation circuit extracting CMI data from NRZ data even when the phase of clock pulse is reversed or not comprises a half frequency reference clock generator (4) which consists of a first logic-sum circuit (304) receiving the feedback signal and the output of a time interval output means (3) between the data transition and the clock pulses transition; a first D flip-flop (300) receiving the same phase clock pluses generated by the clock pulse generator (1); a second D flip-flop (301) receiving the reverse phase clock pluses; a logic-and circuit (302) receiving the output of the first/second D flip-flops (300,301) to produce the feedback signals for the first logic-sum circuit (304).
Abstract translation: 即使在时钟脉冲的相位相反时也从NRZ数据提取CMI数据的解调电路包括半频参考时钟发生器（4），它由接收反馈信号的第一逻辑和电路（304）和接收反馈信号的输出 时间间隔输出装置（3）在数据转换和时钟脉冲之间转换; 接收由时钟脉冲发生器（1）产生的相同相位时钟脉冲的第一D触发器（300）; 接收反向时钟脉冲的第二D触发器（301）; 接收第一/第二D触发器（300,301）的输出以产生第一逻辑和电路（304）的反馈信号的逻辑和电路（302）。
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