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公开(公告)号：KR100150488B1
公开(公告)日：1998-12-01
申请号：KR1019940032663
申请日：1994-12-03
IPC: H01L21/28
Abstract: 본 발명은 컴퓨터나 통신기기 등의 차세대 고속 정보처리 시스템에 널리 이용되고 있는 고속 쌍극자 트랜지스터의 제조방법에 관한 것으로서, 특히 콜렉터 전극인 매몰층을 저항이 매우 낮은 금속 실리사이드 박막으로 형성하는 쌍극자 트랜지스터용 콜렉터 제조방법에 관한 것이다.
구체적으로 상술한 바와같이 구성된 본 발명은 서브콜렉터를 저항이 매우 낮은 금속성 박막을 이용함으로써 콜렉터 기생저항을 극소화시켜 초고주파 응답특성이 매우 우수한 쌍극자 트랜지스터의 제작을 가능하게 하였고, 또한, 실리콘 콜렉터를 기존의 LOCOS방법이 아닌 식각에 의하여 정의하고 절연막을 형성함으로써, 소자의 크기를 줄여 집적도를 크게 증가시킬 수 있는 쌍극자 트랜지스터용 콜렉터의 제조가 가능하게 되었다.
상기와 같은 결과로 인하여 고속 정보처리 및 저전력을 요하는 고속 컴퓨터 및 통신기기 등 정보처리 시스템에서 실리콘 쌍극자 트랜지스터의 한계를 대폭 확장시켜서 실리콘 쌍극자 트랜지스터의 응용범위가 화합물 고속소자의 영역까지 확장하게 되었다.-
公开(公告)号：KR100148602B1
公开(公告)日：1998-12-01
申请号：KR1019940030900
申请日：1994-11-23
IPC: H01L21/76
CPC classification number: H01L21/76224 , H01L21/32 , H01L21/76202
Abstract: 본 발명은 반도체 장치에서 각 트랜지스터내의 활성영역과 필드영역을 격리(isolation)시키는 방법에 관한 것으로서, 특히 저심도랑(shallow trench)을 이용하여 LOCOS(Local Oxidation of Silicon)의 버즈-빅(Bird's Beak)을 제거한 소자격리 방법에 관한 것이다.
본 발명의 제1 실시예에 따르면, 소자의 활성영역이 측면질화막 패턴에 의한 절연막으로 채워진 도랑(insulator-filled trench) 을 이용하여 격리된다.
본 발명의 제2 실시예에 의하면, 트랜치 식각(trench etching) 공정에 의한 트랜치 패턴에 의해 버즈-빅이 없이 필드영역을 격리시킬 수 있다.-
公开(公告)号：KR1019980047252A
公开(公告)日：1998-09-15
申请号：KR1019960065728
申请日：1996-12-14
Applicant: 한국전자통신연구원 , 삼진컴퓨터 주식회사 , 기륭전자 주식회사
IPC: H01L21/30
Abstract: 본 발명은 다이아몬드 박막을 사용한 이종접합 반도체 기판 및 그 제조방법에 관한 것으로, 다이아몬드박막이 반도체기판위에 있는 구조나, 추가적으로 다이아몬드박막위에 반도체박막이 있는 구조거나, 더 나아가 능동소자영역이 다이아몬드박막으로 격리되고 필드영역이 다이아몬드로 되어 있는 형태의 기판 구조를 갖는 이종접합 반도체 기판 및 그 제조방법에 관한 것이다.
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公开(公告)号：KR1019980045415A
公开(公告)日：1998-09-15
申请号：KR1019960063597
申请日：1996-12-10
IPC: H01L21/331
Abstract: 본 발명은 얇은 컬렉터(collector)와 두꺼운 컬렉터를 동일한 기판상에 형성하는 바이폴라 트랜지스터의 컬렉터 제조방법에 관한 것으로서, 얇은 컬렉터 영역과 두꺼운 컬렉터 영역을 정의하고 선택적 단결정 박먹 성장법을 이용하여 컬렉터 박막을 동시에 성장한 후, 얇은 컬렉터 영역에 선택적으로 이온주입하고, 다시 선택적 단결정 박막 성장법을 이용하여 컬렉터 박막을 성장함으로써 이온 주입된 영역에는 얇은 컬렉터가, 이온 주입되지 않은 영역에는 두꺼운 컬렉터가 형성되도록 하여 컬렉터의 두께가 서로 다른 트랜지스터를 동일 기판상에 형성할 수 있다.
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公开(公告)号：KR100137552B1
公开(公告)日：1998-06-01
申请号：KR1019940035491
申请日：1994-12-21
IPC: H01L21/331
Abstract: 본 발명에서는, 쌍극자 트랜지스터의 컬렉터 접합층에 금속성 박막의 컬렉터 메몰층을 증착시킨 후 소자격리영역을 식각하여 외부컬렉터 저항을 최소화하고, 절연막과 다결정막을 증착하여 기판에 직접 접합시키고 반대편의 기판을 기계화 연마로 평탄화시킨다.
이로써, 컬렉터 접합층의 전류와 같은 방향의 측면저항이 금속성 컬렉터 메몰층에 의해 거의 없어지므로 고속 및 고주파특성 등의 트랜지스터 성능향상을 얻을 수 있다.-
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公开(公告)号：KR1019960026419A
公开(公告)日：1996-07-22
申请号：KR1019940033903
申请日：1994-12-13
IPC: H01L21/328
Abstract: 본 발명은 SOI(Silicon On Insulator)기판에 관한 것으로서, 보다 상세하게는 선택적 박막성장법(selective epitaxialgrowth)과 직접기판접합(direct wafer bonding)을 이용하여 활성영역이 격리된 SOI기판을 제조하는 방법과 이 SOI기판을이용하여 자기정렬 바이폴라 트랜지스터를 제조하는 방법에 관한 것이다.
본 발명의 SOI 기판은 직접본딩(direct bonding)된 접합기판의 전면에 형성된 제2절연층과, 상기 제2절연층 상부에 형성되어 평탄화된 제1절연층과 활성층을 구비하고, 상기 활성층(31)은 제1절연층(23a)에 의해 격리된다.
본 발명의 자기정렬 바이폴라 트랜지스터는 소자격리된 SOI기판의 활성층을 매몰 콜렉터로 이용하여 제작된다.-
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公开(公告)号：KR1019950000138B1
公开(公告)日：1995-01-10
申请号：KR1019910024519
申请日：1991-12-26
IPC: H01L29/68
Abstract: forming an Si collector layer (31,32) and an insulating film (33) pattern on a P type semiconductor substrate (30) to implant impurities thereinto to form a collector connection part (34); growing a base crystal film (35) on an active region; forming insulating films (36,37), a poly-Si film (38), an insulating film (39) and a poly-Si film (40) thereon to etch the films (37,38,39,40) to form double side insulating films (41,42); depositing a poly-Si film (43) for a base electrode; flattening the film (43) to expose the film (39) on the poly-Si film (38); and forming emitter and collector regions and a metallic electrode; thereby forming the double side insulating films (41,42) to self-align the emitter and base regions to reduce parasitic resistance.
Abstract translation: 在P型半导体衬底（30）上形成Si集电极层（31,32）和绝缘膜（33）图案以将杂质注入其中以形成集电器连接部分（34）; 在活性区域上生长基底晶体膜（35）; 在其上形成绝缘膜（36,37），多晶硅膜（38），绝缘膜（39）和多晶硅膜（40），以蚀刻膜（37,38,39,40）以形成双 侧绝缘膜（41,42）; 沉积用于基极的多晶硅膜（43）; 使膜（43）变平，使多晶硅膜（38）上的膜（39）露出; 并形成发射极和集电极区域和金属电极; 从而形成双面绝缘膜（41,42）以自发对准发射极和基极区域以减小寄生电阻。
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公开(公告)号：KR1019950002055A
公开(公告)日：1995-01-04
申请号：KR1019930012202
申请日：1993-06-30
IPC: H01L29/73
Abstract: 본 발명은 컴퓨터 통신기기 등 차세대 고속정보처리 시스템에 있는 고속 쌍극자 트랜지스터의 제조방법에 관한 것으로, 실리사이드(2-5)를 형성하고 절연막(2-6)과 마스킹 절연막을 도포한 다음 식각하였으며 이후에 마스킹 절연막을 다시 도포하고 비등방성 식각으로 마스킹 절연막의 측면절연막을 형성하고 실리사이드를 선택적 습식식각으로 제거하여 절연막(2-6)과 베이스(2-4)에 손상을 주지않으면서 에미터영역을 형성하였다. 그리고 마스킹 절연막을 제거하고 에미터다결정 규소층(2-8)과 베이스전극용 실리사이드(2-8)를 도포하고 식각으로 정의하여 에미터층을 형성하였다.
다음으로 보호막(2-9)을 도포하고 식각하여 금속(2-10) 접촉을 형성하여 금속을식각으로 정의한다.
종래의 기술에 비하여 베이스 저항이 현저히 감소하며 매우 간단하고 신뢰성이 있는 공정을 사용하였으므로 제조공정의 재현성을 크게 증가시켰다.
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