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公开(公告)号：KR100155512B1
公开(公告)日：1998-12-01
申请号：KR1019950050110
申请日：1995-12-14
IPC: H01L21/328
Abstract: 본 발명은 쌍극자 트랜지스터의 컬렉터 싱커 형성방법에 관한 것으로서, 제1전도형 불순물이 도핑된 실리콘 기판상의 트랜지스터가 제작되는 영역에 제2전도형 불순물이 도핑된 매몰층을 형성하는 공정과, 상기 실리콘 기판의 전면에 제2전도형 불순물이 첨가된 컬렉터 박막을 결정 성장하는 공정과, 상기 컬렉터박막의 표면에 산화막과 산화방지용 질화막을 순차적으로 적충하고 상기 질화막을 제거하여 활성영역을 정의하는 공정과, 상기 질화막을 마스크로 하여 두꺼운 필드산화막을 성장하고 상기 질화막을 제거하는 공정과, 상기 필드산화막의 소정부분을 실리콘 기판이 노출되도록 제거하여 컬렉터 접점부분을 정의하고 상기 실리콘 기판이 노출된 부분에 제2전도성 불순물을 이온주입하는 공정과, 상기 필드산화막의 측면에 질화막을 형성하고 상기 실리콘 기판의 노출된 부분에 산화막을 성장하는 공정과, 상기 측면질화막을 제거하고 노출된 실리콘 기판을 건식식각하여 트렌치를 형성하는 공정과, 상기 필드산화막의 측벽과 트렌치의 내부에 측벽 산화막을 형성하고 열처리하여 상기 이온주입된 불순물을 매몰층까지 확산시켜 컬렉터 싱커를 형성한다.
따라서, 컬렉터 싱커 형성을 위한 열처리 공정시 불순물의 측면 확산을 억제함으로써, 불순물의 수평방향으로의 확산에 의한 항복전압의 감소를 방지하였으며, 트랜지스터의 항복전압을 증가시키기 위해 소자의 크기를 증가시키지 않는다.-
公开(公告)号：KR100149434B1
公开(公告)日：1998-10-01
申请号：KR1019940036365
申请日：1994-12-23
IPC: H01L29/06
Abstract: 본 발명에서는 컬렉터(2-4)가 절연막(2-3)에 의해 격리가 되므로 종래의 도랑격리와 같은 소자간의 격리공정이 불필요해져 생략가능하고, 에미터, 베이스, 컬렉터의 면적이 거의 같아져서 베이스-컬렉터간의 기생용량 뿐만아니라 에미터-베이스간의 자기 정렬되어 종래의 초자기정렬 장점이 본 발명에도 그대로 있으며, 본 발명에서는 소자격리공정이 제거되므로써 소자의 면적을 더욱 줄일 수 있으며 동시에 공정도 더욱 단순해졌다.
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公开(公告)号：KR1019980047250A
公开(公告)日：1998-09-15
申请号：KR1019960065726
申请日：1996-12-14
Applicant: 한국전자통신연구원 , 삼진컴퓨터 주식회사 , 기륭전자 주식회사
IPC: H01L27/06
Abstract: 본 발명은 모스 전계 트랜지스터(Metal-Oxide-Silicon Field Transistor; MOSFET) 및 그 제조방법에 관한 것으로, 실리콘 혹은 실리콘게르마늄 결정박막을 성장하여 채널로 사용하므로써 문턱전압의 조절을 용이하게 하고 동시에 문턱전압의 균일도를 개선하며, 소스와 드레인을 절연막으로 격리하므로써 채널의 길이가 작아짐에 따른 항복전압의 감소, 펀치드루(punch-through)효과 및 드레인 유도성 전위 장벽저하(DIBL : drain-induced barrier lowering)와 같이 소자성능이 열화되는 현상을 방지하여 고속화 고주파화 고출력화를 동시에 이룰 수 있는 모스 전계 트랜지스터 및 그 제조방법에 관한 것이다.
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公开(公告)号：KR1019980043236A
公开(公告)日：1998-09-05
申请号：KR1019960061029
申请日：1996-12-02
IPC: H01L21/20
Abstract: 본 발명은 반도체 기판 상에 선택된 단결정 박막 성장시, 측면의 산화막 또는 절연막과 선택적으로 성장되는 반도체 박막과의 계면에 존재하는 결정 결함(crystal defect) 및 사면(facet)이 없는 선택적 단결정 박막 성장(selective epitaxial growth)방법에 관한 것이다. 본 발명에 따른 선택적 단결정 박막 성장방법은, 반도체 기판(11) 상에 제1절연막(12)과 제2절연막을 도포하고, 선택적으로 단결정을 성장하기 위한 개구를 형성하기 위해 상기한 제2절연막과 제1절연막(12)을 순차적으로 식각하는 단계와, 노출된 반도체 기판(11)에 단결정 박막(14)을 선택적으로 성장한 후, 제2절연막에 의해 노출된 상기한 단결정 박막(14)을 열처리하여 열산화막을 형성하고, 제2절연막을 제거하는 단계와, 상기한 제1절연막(12)과 열산화막을 식각 마스크로 하여 노출된 단결정 박막(14)을 비등방성 식각하는 단계와, 상기 단계에서 식각되어 노출된 상기한 단결정 박막(14)의 측벽과 반도체 기판(11)에 열산화막(17)을 성장한 후, 제3절연막(18)을 전체면에 도포하고, 상기한 제1절연막(12) 상의 제3절연막(18)과 단결정 박막(14) 상의 열산화막(16) 및 제3절연막(18)을 에치백 또는 연마하여 제거하는 단계를 포함한다.
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公开(公告)号：KR1019980037024A
公开(公告)日：1998-08-05
申请号：KR1019960055706
申请日：1996-11-20
Applicant: 한국전자통신연구원 , 주식회사 에이스테크놀로지
IPC: H01L21/8222
Abstract: 본 발명은 컬렉터가 얇은 바이폴라 트랜지스터와 두꺼운 바이폴라 트랜지스터를 동일한 기판상에 구현하기 위한 바이폴라 트랜지스터의 컬렉터 제조 방법에 관한 것이다. 바이폴라 트랜지스터의 동작속도, 전류구동능력 및 항복전압(Breakdown voltage)은 컬렉터의 농도 및 두께와 밀접한 관계가 있다. 컬렉터의 불순물 농도가 동일한 경우, 컬렉터가 얇으면 속도 특성이 향상되는 반면 항복전압은 낮아지고 반대로 두꺼우면 속도특성은 나빠지지만 항복 전압은 증가하는 상관 관계가 있다. 기존의 방법으로는 컬렉터가 얇은 고속 트랜지스터와 컬렉터가 두꺼운 고출력 트랜지스터를 동일 기판상에 제작하는데 어려움이 있었다. 본 발명은 컬렉터 박막이 성장될 부분에 트랜치를 형성하고 측벽절연막을 형성한 다음 컬렉터 박막을 선택적으로 성장시키는 방법을 사용함으로써 종래의 방법과 병행하여 컬렉터의 두께가 서로 다른 트랜지스터를 동일 웨이퍼 상에 구현할 수 있도록 하였다. 본 발명의 효과로 고속 트랜지스터와 고출력 트랜지스터를 동일 췹에 구현할 수 있으므로 고출력이 요구되는 고속 IC(Integrated Circuit)나 고출력 전력증폭기와 고속 IC가 집적화된 RF 모듈등의 제작이 용이해져 제품의 가격 경쟁력이 향상될 것이다.
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Patent Agency Ranking
公开(公告)号：KR100144831B1
公开(公告)日：1998-07-01
申请号：KR1019940023648
申请日：1994-09-16
IPC: H01L29/72
Abstract: 본 발명은 컴퓨터나 통신기기 등의 고속 정보처리 시스템에 유용한 고속 쌍극자 트랜지스터의 제조방법에 관한 것으로서, 특히 선택적 결정성장법을 이용한 초자기 정렬(super self-aligned) 쌍극자(bipolar) 트랜지스터의 제조방법에 관한 것이다.
본 발명은 다층의 산화막 위에 고농도로 불순물이 첨가된 다결정실리콘을 형성하고, 이 다결정실리콘을 이용하여 활성영역을 정의하고, 정의된 영역에 선택적 결정성장법으로 컬렉터와 베이스를 순차적으로 성장하고, 측면 절연막을 이용하여 베이스와 에미터를 격리시킨 후, 에미터를 형성하는 방법으로 구성된다.-
公开(公告)号：KR100128038B1
公开(公告)日：1998-04-02
申请号：KR1019930026311
申请日：1993-12-03
IPC: H01L27/082
Abstract: A fabrication method of hetero-junction bipolar transistor suitable for high speed information processing system is disclosed. The method comprises the steps of: forming a base thin film(45) and a base electrode layer(46) on a silicon substrate(41) having an isolating insulator(43) and a collector thin films(41,42); depositing an insulator(47) and sequentially etching the thin films(47,46,45); forming a side-wall spacer(48) for isolating the base electrode layer(46); forming an emitter thin film(49) by etching the insulator(47); depositing a passivation layer(50); and forming a metal wire(51). Using a metal silicide as the base electrode and using Si/SiGe thin films as the emitter, the Si/SiGe hetero-junction bipolar transistor is possible to simplify the process and decrease the base parasitic resistance.
Abstract translation: 公开了适用于高速信息处理系统的异质结双极晶体管的制造方法。 该方法包括以下步骤：在具有隔离绝缘体（43）和集电极薄膜（41,42）的硅衬底（41）上形成基底薄膜（45）和基底电极层（46）。 沉积绝缘体（47）并依次蚀刻薄膜（47,46,45）; 形成用于隔离所述基极层（46）的侧壁间隔物（48）。 通过蚀刻绝缘体（47）形成发射极薄膜（49）; 沉积钝化层（50）; 并形成金属线（51）。 使用金属硅化物作为基极并使用Si / SiGe薄膜作为发射极，Si / SiGe异质结双极晶体管可以简化工艺并降低基极寄生电阻。
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公开(公告)号：KR1019970052979A
公开(公告)日：1997-07-29
申请号：KR1019950050110
申请日：1995-12-14
IPC: H01L21/328
Abstract: 본 발명은 쌍극자 트랜지스터의 컬렉터 싱커 형성방법에 관한 것으로서, 제1전도형 불순물이 도핑된 실리콘 기판상의 트랜지스터가 제작되는 영역에 제2전도형 불순물이 도핑된 매몰층을 형성하는 공정과, 상기 실리콘 기판의 전면에 제2전도형 불순물이 첨가된 컬렉터 박막을 결정 성장하는 공정과, 상기 컬렉터박막의 표면에 산화막과 산화방지용 질화막을 순차적으로 적충하고 상기 질화막을 제거하여 활성영역을 정의하는 공정과, 상기 질화막을 마스크로 하여 두꺼운 필드산화막을 성장하고 상기 질화막을 제거하는 공정과, 상기 필드산화막의 소정부분을 실리콘 기판이 노출되도록 제거하여 컬렉터 접점부분을 정의하고 상기 실리콘 기판이 노출된 부분에 제2전도성 불순물을 이온주입하는 공정과, 상기 필드산화막의 측면에 질화막을 형성하고 상기 실리콘 기판의 노출된 부분에 산화막을 성장하는 공정과, 상기 측면질화막을 제거하고 노출된 실리콘 기판을 건식식각하여 트렌치를 형성하는 공정과, 상기 필드산화막의 측벽과 트렌치의 내부에 측벽 산화막을 형성하고 열처리하여 상기 이온주입된 불순물을 매몰층까지 확산시켜 컬렉터 싱커를 형성한다.
따라서, 컬렉터 싱커 형성을 위한 열처리 공정시 불순물의 측면 확산을 억제함으로써, 불순물의 수평방향으로의 확산에 의한 항복전압의 감소를 방지하였으며, 트랜지스터의 항복전압을 증가시키기 위해 소자의 크기를 증가시키지 않는다. -
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