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公开(公告)号：KR100262945B1
公开(公告)日：2000-08-01
申请号：KR1019970045822
申请日：1997-09-04
IPC: H03L7/08
Abstract: PURPOSE: A synchronization controlling method is provided to prevent degradation of stability and interference between output clocks by adding an intermediate transition mode. CONSTITUTION: A free-running mode(1) maintains stability of an oscillator in a phase-locked loop. A fast mode(2) enables an output clock of the phase-locked loop to be frequency synchronized with the reference clock. A hold fast mode(3) returns to the fast mode(2) in step(15) if a frequency of the reference clock becomes within an oscillation range of an oscillator, and transits to the free-running mode(1) in step(16) if the frequency of the reference clock is out of the oscillation range. A hold normal mode(5) operates upon the frequency difference between the output clocks in step(17). A fine normal mode(6) operates upon the coincidence between the output clock of the phase-locked loop and the phase of the reference clock in step(13).
Abstract translation: 目的：提供一种同步控制方法，通过添加中间过渡模式来防止输出时钟之间的稳定性和干扰的劣化。 构成：自由运行模式（1）保持振荡器在锁相环路中的稳定性。 快速模式（2）使得锁相环的输出时钟与参考时钟频率同步。 如果参考时钟的频率在振荡器的振荡范围内，保持快速模式（3）返回到步骤（15）中的快速模式（2），并且在步骤（1）中转移到自由运行模式（1） 16）如果参考时钟的频率超出振荡范围。 保持正常模式（5）在步骤（17）中根据输出时钟之间的频率差进行操作。 精细正常模式（6）在步骤（13）中根据锁相环的输出时钟与参考时钟的相位之间的一致性进行操作。
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公开(公告)号：KR1019970056145A
公开(公告)日：1997-07-31
申请号：KR1019950053988
申请日：1995-12-22
IPC: H04L7/00
Abstract: 본 발명은 비동기 전달모드(ATM : Asynchronous Transfer Mode)교환기의 국부 타이밍 발생 장치에 관한 것으로, 망 동기 장치로부터 입력된 2회선의 기준 클럭 신호중 1회선을 선택하여 선택된 기준 클럭 신호에 동기된 클럭 신호들을 PLL(Phase Locked Loop)에 의한 동기 방식으로 발생시키며, 이중화로 구성할 경우에 동기 클럭 신호 상실시 종속 방식을 채택하여 1단에서 독립적으로 자체 클럭 신호를 발생시키고 다른 1단에서 독립적으로 발생한 클럭 신호를 기준 클럭 신호로 수신하여 종속적 접속에 의한 PLL에 의한 방식으로 상호 클럭 신호간에 동기 상태를 유지하면서 클럭을 발생하여 단위 스위치장치, 각종 가입자 정합 장치, 및 제어 장치에 분배하도록 구성하여 2회선의 입력 기준 클럭이 모두 장애시에도 자체 클럭 신호를 발생할 수 있고, 여러 종류의 다른 타 밍 발생 장치를 사용하지 않아도 되어 경제적인 효과가 있다.
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公开(公告)号：KR1019960010876B1
公开(公告)日：1996-08-10
申请号：KR1019930025728
申请日：1993-11-29
IPC: H04Q3/02
Abstract: a central network transmitter retiming section (23) for retiming a transmission data of the central network (21); a local network receiver retiming section (24) for receiving the clock and data from the central network transmitter retiming section (23); a local network transmitter retiming section (25) for retiming a transmission data of the local network (22); a central network N bit serial/parallel converter (26) for converting serial data from the local network transmitter retiming section (25) into parallel data; and a central network receiver parallel/serial converter (27) for converting the N bit parallel data into serial data by use of the central network clock and block sync pulses.
Abstract translation: 中央网络发射机重定时部分（23），用于重新定时中央网络（21）的传输数据; 用于从中央网络发射机重新定时部分（23）接收时钟和数据的本地网络接收机重定时部分（24）; 本地网络发射机重定时部分（25），用于重新定时对本地网络（22）的传输数据进行重新定时; 用于将来自本地网络发射机重新定时部分（25）的串行数据转换为并行数据的中央网络N位串行/并行转换器（26） 和用于通过使用中央网络时钟和块同步脉冲将N位并行数据转换为串行数据的中央网络接收器并行/串行转换器（27）。
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公开(公告)号：KR1019960027642A
公开(公告)日：1996-07-22
申请号：KR1019940033628
申请日：1994-12-10
IPC: H04L7/04 , H04L7/00 , H04L12/433
Abstract: 본 발명은 비동기 전달 모드(ATM) 교환기의 망동기 장치중 지역 클럭 발생 장치의 동기용 입력 기준 클럭 선택장치에 관한 것으로, 이중화된 지역 클럭 발생 장치의 운용을 종속 방식으로 운영하도록 하여 상기 입력 기준 클럭 장애시 이중화된 지역 클럭 발생 장치간의 발생 클럭 위상을 일치시키기 위하여, 선택 신호에 따라 클럭을 선택되는 클럭 선택 수단(101); 클럭을 발생하는 클럭 발생 수단(104); 클럭을 분배하는 클럭 분배 수단(105); 클럭을 감시하고 클럭 상태를 표시하는 클럭 상태 표시 및 클럭 감시 수단(102); 종속 신호를 발생하는 종속 신호 발생 수단(106); 선택 신호를 출력하는선택 신호 발생 수단(103)을 구비하여 입력 기준 클럭이 모두 장애시에도 출력 클럭의 위상을 동기시킬 수 있고 클럭 선택 신호 발생부에 프로세서를 사용하지 않아 구현이 용이한 효과가 있다.
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Patent Agency Ranking
公开(公告)号：KR1019960002463B1
公开(公告)日：1996-02-17
申请号：KR1019930027360
申请日：1993-12-11
IPC: H04L7/04
CPC classification number: H04L7/0338 , H03K5/135 , H03K5/15066 , H03K5/1534
Abstract: The device has a local clock pulse generator (11) to generate a local clock pulse (FT). The local clock pulse generated has a frequency that is six times the bit rate of the input binary D. The external input clock pulse (CP) is delayed sequentially at intervals of one period of the local clock pulse by the clock pulse parallel generator (12). Given delayed clock pulses (CP1-CP7) are generated. An input data transition detector(13) detects the transition of the input data and outputs the pulse (DT) with a width larger than the width of the minimum permissible clock pulse of the flip flop that belongs to each constructed. A sequential logic parallel phase detector (14) provides a clock pulse selection information by comparing the delayed clock the pulse signal (CP) from the clock pulse parallel generator and the pulse (DT) from the input data transition detector. A retiming clock pulse selector (15) outputs a retiming clock pulse based on the selection information. A time delay compensation unit (16) performs the compensation delay of the input data based on the retiming clock pulse. A data retiming unit (17) performs the retiming of the delay data (DD) output by time delay compensation unit and outputs data (DR).
Abstract translation: 器件具有本地时钟脉冲发生器（11）以产生本地时钟脉冲（FT）。 所产生的本地时钟脉冲的频率是输入二进制D的比特率的六倍。外部输入时钟脉冲（CP）由时钟脉冲并联发生器（12）以本地时钟脉冲的一个周期的间隔被顺序延迟 ）。 给定延迟时钟脉冲（CP1-CP7）。 输入数据转换检测器（13）检测输入数据的转换，并输出宽度大于属于每个构造的触发器的最小允许时钟脉冲的宽度的脉冲（DT）。 顺序逻辑并行相位检测器（14）通过将来自时钟脉冲并联发生器的脉冲信号（CP）和来自输入数据转换检测器的脉冲（DT）的延迟时钟进行比较来提供时钟脉冲选择信息。 重新定时时钟脉冲选择器（15）基于选择信息输出重新定时时钟脉冲。 时间延迟补偿单元（16）基于重新定时时钟脉冲执行输入数据的补偿延迟。 数据重定时单元（17）对由时间延迟补偿单元输出的延迟数据（DD）进行重新定时，并输出数据（DR）。
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公开(公告)号：KR1019950020142A
公开(公告)日：1995-07-24
申请号：KR1019930027360
申请日：1993-12-11
IPC: H04L7/04
Abstract: 본 발명은 고속데이타 전송시 2진(binary) 데이타 비트의 위상과 리타이밍 클럭펄스의 상태옵셋(static offset)위상이 서로 무관하고 입력2진 데이타에 원더(wander)와 정렬(alignment) 지터가 있더라도 데이타를 안정적으로 리타이밍하는 데이타 리타이밍 장치에 관한 것으로, 첫째, 리타이밍 클럭펄스의 4배 이상의 임의의 주파수를 갖는 국부 클럭펄스만 요구되기 때문에 반체 집적화가 가능하다. 둘째, n개의 지연된 클럭펄스의 총 지연시간을 충분히 길게하면 광범위한 비트속도를 가진 데이타리타이밍 장치가 응용에 가능하다. 섯째, 지터 및 원더를 흡수할 수 있다. 넷째, 환경적 변화요소에 안정적으로 동작하며 반도체 기술이 발전하면 고속의 비트동기 구현에 응용할 수 있다.
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公开(公告)号：KR1019950003657B1
公开(公告)日：1995-04-17
申请号：KR1019920011790
申请日：1992-07-02
IPC: H04L7/00
Abstract: The device provides the accurate and stable clock signal to the system by using the slip detector data as computing the change rate and the precision of the frequency and phase. The method comprises the steps of; (a) initializing the real-time interrupt and the environment (12) at the program starting phase; (b) checking the system at the program execution (13) whether the interrupt is generated or not; (c) interrupt handling at the real-time interrupt generation by performing the task management (14); and (d) returning to the previous state (18) by checking the current MGCP (Master clock Generation Control Processor) state.
Abstract translation: 该装置通过使用滑移检测器数据来计算变化率和频率和相位的精度，向系统提供准确和稳定的时钟信号。 该方法包括以下步骤： （a）在程序启动阶段初始化实时中断和环境（12）; （b）在程序执行（13）检查系统是否产生中断; （c）通过执行任务管理（14），实时中断生成时的中断处理; 和（d）通过检查当前MGCP（主时钟发生控制处理器）状态返回到先前状态（18）。
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公开(公告)号：KR1019950003655B1
公开(公告)日：1995-04-17
申请号：KR1019920006824
申请日：1992-04-22
IPC: H04L7/00
Abstract: The device reduces the jitter of the clock regardless of selected clock using three line input as well as providing the 8 kHz clock signal by selecting one line according the priority. The device contains: (a) jitter attenuator (1) which reduces the jitter of the clock; (b) reference clock selector (2) which selects either 1.544 MHz north American-type or 2.048 MHz European-type reference clock; (c) switch (3) which generates the reference clock selection signal (S0,S2); and (d) input reference clock selector (70) which generates the reference clock signal (RFS) by using the reference clock selection signals (S0,S2) and external network synchronization reference clock selection signal (SEL).
Abstract translation: 无论使用三线输入选择时钟，还是通过根据优先级选择一行来提供8 kHz时钟信号，器件可以减少时钟的抖动。 该器件包含：（a）抖动衰减器（1），可减少时钟的抖动; （b）参考时钟选择器（2），其选择1.544MHz的北美型或2.048MHz的欧式参考时钟; （c）产生参考时钟选择信号（S0，S2）的开关（3）; 和（d）通过使用参考时钟选择信号（S0，S2）和外部网络同步参考时钟选择信号（SEL）产生参考时钟信号（RFS）的输入参考时钟选择器（70）。
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