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公开(公告)号：KR100168908B1
公开(公告)日：1999-02-01
申请号：KR1019950052164
申请日：1995-12-19
IPC: H04B10/29
Abstract: 본 발명은 SDH(Synchronous Digital Hierarchy) DXC(Digital Cross-Connect)에 적용되어 타 동기식 전송망 노드(DXC, 분기결합 장치, 단국장치)와 STM-4(Synchronous Transport Module level-4)광신호로 접속되어 중계/다중 구간 섹션 오버헤드의 종단 및 AU(Administrative Unit)신호에 대한 시간 스위칭 기능을 수행하는 신호접속 회로에 관한 것으로, STM-16급 광신호와 전기적 신호간의 광·전 및 전·광변환기능, 고속신호의 다중/역다중 기능, STM-16신호를 통해 송·수신되는 중계/다중구간 SOH(Section Overhead)프로세싱 기능, 고속 신호 분배부에 수용될 AU3 및 AU4 신호관련 포인터 프로세싱 기능, 분배부 기능의 일부인 전·후단 타임스위칭 기능, DXC가 타노드의 분기/결합 기능들과 2 fiber 또는 4 fiber MS shared Ring형성시 발생 가능한 중계 전송구간의 장애(fiber cut등)에 대비한 BLS(Bidirectional Line Switching)기� ��, 고속 스위치부와의 접속 규격 신호인 HBUS(77.76Mb/s 병렬 데이타)신호 접속 기능과 다중방향의 HBUS신호들의 개별신호간의 시간지연을 보상해 주기 위한 HBUS 정렬기능, STM-16 신호처리 유니트의 상태 감시 및 제어 그리고 스위치 matrix (re)configuration을 위한 CPU인터페이스 기능, 그리고 송신 STM-16 신호를 형성할 송신 타이밍 발생 기능 및 각 기능들을 처리하기 위해 수용되는 ASIC들의 CPU인터페이스 기능들이 수용된다.
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公开(公告)号：KR100151910B1
公开(公告)日：1998-11-02
申请号：KR1019950053998
申请日：1995-12-22
IPC: H04L12/24
Abstract: 본 발명은 시스템 자동 절체 회로에 관한 것으로서, 리셋 신호를 입력받아 반전시켜 출력하는 제1반전 수단(32); 타 보드의 실탈장 상태를 나타내는 신호를 입력받아 반전시켜 출력하는 제2반전 수단(33); 타 보드의 현재 동작 상태를 나타내는 신호를 입력받아 반전시켜 출력하는 제3반전 수단(34); 상기 제1반전 수단(32)의 출력에 의해 리셋되고, 현재 자신의 동작 상태 신호를 절체 동작시 발생되는 트리거 신호로 래치하여 출력하는 플립플롭(31); 상기 플립플롭(31)의 출력과 상기 제2반전 수단(33)의 출력을 입력받아 논리곱하여 출력하는 제1논리곱 연산 수단(35); 초기에 전송 서비스 보드를 결정하는 신호와 상기 제1반전 수단(32)의 출력을 입력받아 논리곱하여 출력하는 제2논리곱 연산 수단(36); 상기 제1논리곱 연산 수단(35)의 출력과 상기 제3반전 수단(34)의 출력을 입력받아 논리합하여 출력하는 제1논리합 연산 수단(37); 및 상기 제1논리합 연산 수단(37)의 출력과 상기 제2논리곱 연산 수단(36)의 출력을 입력받아 논리합하여 출력하는 제2논리합 연산 수단(38)을 구비하여 전송 시스템의 1+1 보드 절체 회로에 있어서 시스템의 초기 서비스 운영 조건을 만족하고, 제어신호중 타 보드의 동작 상태를 파악하기 위한 신호를 보드의 실장시 먼저 파악할 수 있어 보드의 실탈장시 실시간내에 보드의 자동 절체를 수행하여 전송선로를 복구하여 전송 신호의 에러를 유발시키지 않는 효과가 있다.
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公开(公告)号：KR100126854B1
公开(公告)日：1998-04-01
申请号：KR1019940034029
申请日：1994-12-13
IPC: H04L25/08
Abstract: In the AU pointer adjustment jitter reducing apparatus for reducing the pointer adjustment jitter generated in a byte stuffing process having a step from an AU3(Administrative Unit-3) signal into a VC3(Virtual Container-3) signal, the apparatus in a synchronous multi machine comprises a first address generating unit(1) for receiving an AU3 gapped demultiplying clock(6.480MHz) from the outside and generating a reading address; a bit leaking processing unit(3) for receiving a BLC(Bit Leaking Control) clock(51.840MHz), stuffing information and a frame clock from the outside, and outputting a VC3 gapped clock(50.112MHz); a demultiplying unit(5) for 8-demultiplying the VC3 gapped clock outputted from the bit leaking processing unit(3) and outputting VC3 gapped clock(6.264MHz); a second address generating unit(4) for receiving the VC3 gapped demultiplying clock(6.26MHz) from the demultiplying unit(5) and generating a writing address; and an elastic buffering unit(2) for storing AU3 reception data inputted from the outside according to the address generated in the first and second address generating units(1,4) or outputting the stored VC3 data, whereby effectuating a curtailment of expenses by removing a specific PLL, etc.
Abstract translation: 在AU指针调整抖动降低装置中，用于减少从具有从AU3（管理单元-3）信号转换成VC3（虚拟容器-3）信号的步骤的字节填充处理中产生的指针调整抖动，该同步多 机器包括：第一地址生成单元（1），用于从外部接收AU3有缺口的不合时钟（6.480MHz）并产生读取地址; 用于从外部接收BLC（位泄漏控制）时钟（51.840MHz），填充信息和帧时钟的漏泄处理单元（3），并输出VC3有空时钟（50.112MHz）; 用于使从位泄漏处理单元（3）输出的VC3有间隙的时钟不合格并输出VC3有间隙时钟（6.264MHz）的偏差单元（5）。 一个第二地址产生单元，用于接收来自偏差单元（5）的VC3间隙不同时钟（6.26MHz）并产生写入地址; 以及弹性缓冲单元（2），用于根据在第一和第二地址生成单元（1,4）中生成的地址存储从外部输入的AU3接收数据或输出存储的VC3数据，从而通过去除 一个特定的PLL等
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公开(公告)号：KR1019970056287A
公开(公告)日：1997-07-31
申请号：KR1019950055913
申请日：1995-12-23
IPC: H04L7/00 , H04L12/26 , H04L12/801 , H04L12/70
Abstract: 본 발명은 AU급 신호 상호교차기를 구성하는데 있어서 동기식 신호 입출력부와 AU급 신호 상호교차부간에 AUG 신호 4개를 다중화한 77.76Mbps 데이타의 접속 관계를 접속수단간 동일하게 하므로서 AU급 신호 상호교차부에 접속되는 입출력신호의 종류에 관계없이 상호 교차를 용이하게 하고, 다중화된 AUG 신호를 형성하는 유니트들의 상호교체를 통해 혼용 운용을 가능하게 하여 융통성 있는 기능구성을 가질 수 있을 뿐만 아니라, 접속되는 신호를 병렬 처리하므로서 80MHz 미만의 속도로 안정된 분배장치를 제공할 수 있는 효과가 있다. 또한, 동기클럭원의 기준클럭을 시스템클럭 동기부에서 조정하므로서 지연소자 양을 줄일 수 있는 AU급 신호 상호교차기를 제공하고, 특히 동기식 STM-4/16 전송신호처리와 AU급 신호 상호교차 기능을 통합 수용하는 장치를 제공할 수 있는 효과가 있다.
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Patent Agency Ranking
公开(公告)号：KR1019970056284A
公开(公告)日：1997-07-31
申请号：KR1019950055879
申请日：1995-12-23
IPC: H04L12/56
Abstract: 본 발명은 622.080Mb/s 속도의 STM-4급 동기식 전송장치에서 동기식 155.520Mb/s 신호(STM-1)를 접속 신호로 하여 STM-1 수신시에는 광/전 변환하여 STM-1 신호내의 오버헤드를 처리하여 AU 포인트 해석 및 포인트 생성을 통해 AU 프레임 정렬기능을 가지며, 송신시에는 AUG 신호에 STM-1 오버헤드를 생성하여 전지를 광으로 변환하여 송신하는 AU 프레임 정렬기능을 갖는 STM-1급 신호정합기에 있어서의 접속방법에 관한 것이다.
STM-1 신호 정합기의 STM-1 수신측에 AU 프레임 정렬기능을 통해 수신클럭과 시스템 클럭의 주파수조정을 수행하여 위상이 정렬된 AUG 신호를 형성하므로서 STM-4 신호를 형성하는 4개의 AUG 신호의 위상 접속 관계를 동일하게 하여 다른 AUG 형성 유니트들과의 상호 교체를 용이하게 하여 보다 경제적으로 안정적인 STM-1 신호정합기에 있어서의 접속방법을 제공한다.-
公开(公告)号：KR1019970056146A
公开(公告)日：1997-07-31
申请号：KR1019950053995
申请日：1995-12-22
IPC: H04L7/00
Abstract: 본 발명은 시스템 클럭 분배 장치에 관한 것으로서, 2쌍의 시스템 클럭 및 시스템 타이밍을 수신하여 출력하는 클럭 수신 수단(11); 2쌍의 시스템 클럭 및 시스템 타이밍과 시스템 클럭 선택 신호를 입력받아 수신된 신호의 장애를 검출하여 장애가 발생하지 않은 클럭을 선택하기 위한 선택 신호를 출력하는 장애감시 및 클럭 자동 선택 수단(12); 상기 클럭 수신 수단(11)으로부터 2쌍의 시스템 클럭과 시스템 타이밍을 입력받아 상기 장애감시 및 클럭 자동 선택 수단(12)의 선택 신호에 의해 선택하여 출력하는 제1 다중화 수단(13); 상기 제1 다중화 수단(13)의 출력을 입력받아 입력된 클럭과 동일 클럭 듀티(duty)를 가지면서 4분주하는 제 1 분주 수단(14); 내부 클럭을 공급하는 내부 오실레이터 수단(15); 상기 내부 오실레이터 수단(15)의 내부 클럭을 입력받아 분주하여 출력하는 제2 분주 수단(16); 상기 제1 다중화 수단(13)의 출력과 상기제1, 제2 분주 수단(14,16)의 출력을 입력받아 상기 장애감시 및 클럭 자동 선택 수단(12)의 선택 신호에 의해 선택하여 출력하는 제2 다중화 수단(17); 및 상기 제2 다중화 수단(17)의 출력을 입력받아 STM-N 신호 처리부와 저속 스위치부 및 저속 신호 다중부로 시스템 분배 클럭과 시스템 분배 타이밍을 생성하여 출력하는 클럭 드라이버 수단(18)을 구비하여 광대역 회선 분배 시스템(BDCS)에서 입력되는 2쌍의 시스템 클럭과 시스템 타이밍을 입력받아 이들의 장애 감시를 통하여 안정된 77.760MHz의 시스템 분배 클럭과 8KHz/2KHz 시스템 분배 타이밍을 광대역 회선 분배 시스템의 STM-N 신호 처리부와 저속 스위치부 및 저속 신호 다중부로 공급할 수 있는 효과가 있다.
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公开(公告)号：KR1019970056136A
公开(公告)日：1997-07-31
申请号：KR1019950048428
申请日：1995-12-11
IPC: H04L7/00
Abstract: 본 발명은 시스템 클럭 발생기에 관한 것으로, 입력되는 여러개의 동기원중 하나의 기준 타이밍을 선택하고, 이를 이용하여 광대역 회선 분배 시스템에서 필요로 하는 시스템 클럭과 시스템 타이밍을 발생시켜 STM-N 신호 처리부와 스위치부로 공급하고, 외부 클럭을 생성하여 국내 동기망 클럭 생성 장치에 공급하는 시스템 클럭 발생기를 제공하기 위하여, 다수의 입력 동기원을 입력받아 선택 신호에 따라 기준 타이밍을 선택하는 기준 타이밍 선택 수단(11); 상기 기준 타이밍 선택 수단(11)으로 부터 기준 타이밍을 입력받아 동기된 클럭을 발생시켜 출력하는 디지틀 처리 위상 동기 루핑 수단(12); 상기 디지틀 처리 위상 동기 루핑 수단(12)으로 부터 계수 클럭을 입력받아 분주하여 타이밍을 발생시키는 타이밍 생성 수단(13); 상기 기준 타이밍 선택 수단(11)으로 부터 수신 타이밍을 입력받고 타이밍 생성 수단(13)으로 부터 타이밍을 입력받아 선택 신호에 따라 외부 클럭을 선택하여 외부로 출력하는 외부 클럭 생성 수단(14); 상기 디지틀 처리 위상 동기 루핑 수단(12)으로 부터 동기 클럭을 입력받고 상기 타이밍 생성 수단(13)으로 부터 타이밍을 입력받아 다수의 시스템 클럭, 시스템 타이밍, 및 시스템 분배 타이밍을 발생하여 외부로 출력하는 클럭 드라이빙 수단(15)을 구비하여 전체 시스템을 동기시킬 수 있고, 처리 속도를 향상시킬 수 있으며, 마이크로 프로세서의 로드를 줄여 위상 데이타를 놓치지 않게 하며, 동기망 클럭의 성능 악화를 최소화할 수 있는 효가가 있다.
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