公开(公告)号：FR3006097A1

公开(公告)日：2014-11-28

申请号：FR1354530

申请日：2013-05-21

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： TAILLIET FRANCOIS

IPC: G11C16/08 ,  G11C16/10

Abstract: L'invention concerne un procédé d'écriture de données dans une mémoire EEPROM connectée à un bus I2C, dans lequel les données à écrire sont transmise par trames dont la taille correspond à la taille d'une demi-page physique de la mémoire, la programmation d'une page de donnée dans la mémoire (3') s'effectuant pendant qu'une autre page est reçue.

公开(公告)号：FR2989850B1

公开(公告)日：2014-05-02

申请号：FR1253734

申请日：2012-04-24

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： TAILLIET FRANCOIS ,  BATTISTA MARC

IPC: H03H7/01

公开(公告)号：FR2996322A1

公开(公告)日：2014-04-04

申请号：FR1259314

申请日：2012-10-02

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： TAILLIET FRANCOIS

IPC: G06F13/376

Abstract: Dans un mode particulier de mise en œuvre, le procédé de gestion du fonctionnement d'un circuit connecté sur un bus I2C et configuré pour fonctionner au moins en mode esclave et échanger des données sur le bus selon le protocole I2C, comprend, lorsque ledit circuit esclave (CSL) impose le niveau logique prioritaire sur l'une des lignes du bus, une détection au sein du circuit esclave d'un conflit éventuel sur cette ligne résultant d'un forçage, externe audit circuit esclave, de cette ligne à l'autre niveau logique, et en cas de conflit détecté, une génération au sein du circuit esclave d'un signal interne (SGI) interprétable par le circuit esclave comme représentatif de la réception d'une condition STOP du protocole I2C.

公开(公告)号：FR2987167A1

公开(公告)日：2013-08-23

申请号：FR1251486

申请日：2012-02-17

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： TAILLIET FRANCOIS

IPC: H01L21/301

Abstract: L'invention concerne un procédé de fabrication de circuits intégrés à partir d'une plaquette (1) en matériau semiconducteur, comportant les étapes de : former sur la plaquette des premières portions (2) de circuit interconnectées par groupes par des secondes portions intermédiaires (3) ; découper la plaquette en sacrifiant les portions intermédiaires pour obtenir un lot de circuits intégrés formés par les premières portions individualisées ; ou découper la plaquette entre les groupes pour obtenir un lot de circuits intégrés formés chacun d'au moins deux premières portions (2) et d'une portion intermédiaire (3) .

公开(公告)号：FR2980026A1

公开(公告)日：2013-03-15

申请号：FR1158095

申请日：2011-09-12

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： TAILLIET FRANCOIS

IPC: G11C29/50 ,  G01R31/26 ,  G01R31/28 ,  G01R31/30

Abstract: L'invention concerne un procédé de test d'un circuit intégré, comprenant dans un mode de test de déverminage, deux étapes durant lesquelles des oxydes de grille de transistors MOS haute tension passants (N1 , P2) du circuit intégré sont soumis à une première tension de test (VTH), et des transistors MOS haute tension bloqués (P1, N2) du circuit intégré sont soumis à une seconde tension de test (VTL), la première tension de test étant fixée à une valeur supérieure à une haute tension d'alimentation fournie aux transistors MOS haute tension dans un mode de fonctionnement normal, pour faire claquer les oxydes de grille de transistors considérés insuffisamment robustes, la seconde tension de test étant fixée à une valeur inférieure à la première tension de test et supportable par les transistors bloqués, les transistors étant changés d'état entre les deux étapes.

公开(公告)号：FR2979468A1

公开(公告)日：2013-03-01

申请号：FR1157659

申请日：2011-08-30

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： TAILLIET FRANCOIS ,  BAHOUT YVON

IPC: G11C16/08 ,  G11C16/14 ,  G11C16/34

Abstract: Procédé de programmation électrique d'une mémoire non volatile, dans lequel un cycle de programmation comprend l'adressage préalable de cellules mémoires à partir d'une adresse initiale (Aiij) de la mémoire correspondant à une première rangée i et une colonne j d'un plan mémoire, caractérisé en ce qu'il comprend de plus l'adressage de cellules mémoires sur une seconde rangée consécutive i+1 lorsque la fin de la première rangée i est atteinte, pour finalement mémoriser des données sur des bits d'adresses consécutives et croissantes sur deux rangées consécutives i, i+1.

公开(公告)号：FR2967510B1

公开(公告)日：2012-12-28

申请号：FR1059380

申请日：2010-11-15

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： TAILLIET FRANCOIS

IPC: G06F13/38

公开(公告)号：FR2973561A1

公开(公告)日：2012-10-05

申请号：FR1152801

申请日：2011-04-01

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： TAILLIET FRANCOIS ,  BATTISTA MARC

IPC: G01R31/28 ,  H01L21/66

Abstract: Procédé de test et/ou de sécurisation d'une plaquette (1) comprenant une multitude de puces (2) séparées par des lignes de découpe (3), caractérisé en ce qu'il comprend une étape de test et/ou de sécurisation d'au moins une puce (2) de la plaquette par une communication avec une seconde puce distincte disposée sur la plaquette.

公开(公告)号：FR2973560A1

公开(公告)日：2012-10-05

申请号：FR1152799

申请日：2011-04-01

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： TAILLIET FRANCOIS ,  BATTISTA MARC ,  WUIDART LUC

IPC: H01L21/66 ,  G01R31/28

Abstract: Procédé de fabrication d'une plaquette (1) comprenant une multitude de puces (2) séparées par des lignes de découpe (3), caractérisé en ce qu'il comprend une étape (E1) de test des puces (2) sur la plaquette (1) comprenant leur classement en plus de deux catégories.

公开(公告)号：FR2962808B1

公开(公告)日：2012-08-10

申请号：FR1055755

申请日：2010-07-15

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： TAILLIET FRANCOIS

IPC: G01R31/26