公开(公告)号：JP2016521313A

公开(公告)日：2016-07-21

申请号：JP2016504275

申请日：2014-03-18

Applicant: エーエスエム インターナショナル エヌ. ヴェー.ASM International N.V. ,  エーエスエム インターナショナル エヌ. ヴェー.ASM International N.V.

Inventor： ヘンドリク オーガスト フランネマン，アーンスト ,  ヘンドリク オーガスト フランネマン，アーンスト ,  タック，ペーテル

IPC: C23C16/455 ,  B65G49/07 ,  B65H5/22 ,  C23C16/44 ,  C23C16/458 ,  H01L21/31 ,  H01L21/316 ,  H01L21/324 ,  H01L21/677

CPC classification number: C23C16/45544 ,  B65G51/03 ,  C23C16/4412 ,  C23C16/45551 ,  C23C16/45557 ,  C23C16/54 ,  H01L21/67784

Abstract: 【解決手段】下部トンネル壁(122)、上部トンネル壁(142)及び2つの側面トンネル壁(128)を含んだプロセストンネル(102)を含み、該トンネル壁が、長手方向の輸送方向(T)で延在し、上部トンネル壁及び下部トンネル壁(122、142)に平行に向けられる少なくとも1つの実質的に平面的な基板(180)を収容するために適したプロセストンネル空間(104)の境界となるように構成され、プロセストンネルが、下部トンネル壁を含んだ下部トンネル本体(120)及び上部トンネル壁を含んだ上部トンネル本体(140)で分割され、トンネル本体(120、140)が少なくとも1つの長手方向に延在する接合部(160)に沿って互いに対して分離自在に接合可能であり、これによりそれらが、トンネル壁(122、128、142)がプロセストンネル空間(104)の境界となる閉鎖構成と、プロセストンネルの内部への側面方向保守アクセスを可能にする開放構成との間で相互に可動である、基板処理装置(100)。【選択図】図3

Abstract translation: 较低的隧道壁（122）包括上隧道壁（142）和含有隧道壁（128）（102）两个侧加工隧道，所述隧道壁，所述输送方向的长度方向（T） 在上隧道壁的边界，下隧道壁（122，142）取向平行延伸的至少一个基本上适于容纳平面基板（180）（104）加工隧道空间 被配置为使得，所述加工隧道在下部隧道体包括至少为1的下隧道壁（120）和上隧道主体包括上隧道壁（140），所述隧道主体（120，140）划分 一个在纵向方向（160）延伸到沿一个可分离自由彼此连接的连接部分，从而它们，隧道壁（122128142）和进程边界隧道空间（104） 闭合配置，其包括，一个加工通道内 这是一个开放的配置允许横向维修通道之间相互移动，在基板处理装置（100）。 点域

公开(公告)号：JP2017534746A

公开(公告)日：2017-11-24

申请号：JP2016562580

申请日：2015-11-03

Applicant: エーエスエム インターナショナル エヌ. ヴェー.ASM International N.V. ,  エーエスエム インターナショナル エヌ. ヴェー.ASM International N.V.

Inventor： ヘンドリック アウフスト フランネマン，エルンスト ,  ヘンドリック アウフスト フランネマン，エルンスト ,  フ，レイレイ

IPC: C23C16/455 ,  C23C16/44

CPC classification number: C23C16/45548 ,  C23C16/4401 ,  C23C16/4408 ,  C23C16/455 ,  C23C16/45525 ,  C23C16/45578 ,  C23C16/4583 ,  C23C16/54 ,  H01J37/3244 ,  H01L21/6776 ,  H01L21/67784

Abstract: 各パージガス領域内に第1の高圧吸引領域を協働して生成するように位置決めされた第1の一連の高圧ガス噴射口と第1の一連の排出口とを有する原子層堆積装置であって、各第1の高圧吸引領域は、プロセストンネルのほぼ全幅に亘って延出し、第2のパージガス源に接続されたガス噴射口の分布および第1の高圧吸引領域内のガス排出口の分布、ならびに第2のパージガス源の圧力およびガス排出口の圧力が、基板が存在しないときのプロセストンネル内の平均圧力にて定まる参照圧力に対する第1の高圧吸引領域内の平均圧力の偏差が30%未満になるようになっている原子層堆積装置。【選択図】なし

公开(公告)号：JP5638813B2

公开(公告)日：2014-12-10

申请号：JP2010027166

申请日：2010-02-10

Applicant: エーエスエム インターナショナル エヌ.ヴェー.Asm International N.V. ,  エーエスエム インターナショナル エヌ.ヴェー.Asm International N.V.

Inventor： ジェローム ノイレイ ,  ジェローム ノイレイ ,  エイチ．エー． エルンスト グランネマン ,  エイチ．エー． エルンスト グランネマン

IPC: H01L21/316 ,  H01L21/336 ,  H01L29/78

CPC classification number: C23C8/04 ,  C23C8/10 ,  H01L21/02238 ,  H01L21/02249 ,  H01L21/28247 ,  H01L21/3144 ,  H01L21/31662

公开(公告)号：JP6665105B2

公开(公告)日：2020-03-13

申请号：JP2016562580

申请日：2015-11-03

Applicant: エーエスエム インターナショナル エヌ. ヴェー. ,  ASM International N.V.

Inventor： フランネマン,エルンスト ヘンドリック アウフスト ,  フ,レイレイ

IPC: C23C16/44 ,  C23C16/455

公开(公告)号：JP5173098B2

公开(公告)日：2013-03-27

申请号：JP2001531140

申请日：2000-08-24

Applicant: エーエスエム インターナショナル エヌ.ヴェー.Asm International N.V.

Inventor： イヴォ ラアイジメイカース ,  スヴィ ピー． ハウッカ ,  エルンスト エイチ． エー． グランネマン ,  ヴィール アンテロ サアニラ ,  ペッカ ジュハ ソイニネン ,  カイ−エリック エレース

IPC: C23C16/34 ,  H01L21/768 ,  C23C16/02 ,  C23C16/04 ,  C23C16/08 ,  C23C16/32 ,  C23C16/44 ,  C23C16/455 ,  C30B25/02 ,  H01L21/285 ,  H01L23/522 ,  H01L23/532

CPC classification number: C23C16/45525 ,  C23C16/0272 ,  C23C16/045 ,  C23C16/08 ,  C23C16/32 ,  C23C16/44 ,  C30B25/02 ,  C30B29/02 ,  C30B29/36 ,  H01L21/28562 ,  H01L21/7681 ,  H01L21/76843 ,  H01L21/76873 ,  H01L23/5226 ,  H01L23/53223 ,  H01L23/53238 ,  H01L23/53242 ,  H01L23/53252 ,  H01L23/5329 ,  H01L23/53295 ,  H01L2924/0002 ,  H01L2924/00

Abstract: Method and structures are provided for conformal lining of dual damascene structures in integrated circuits. Trenches (60) and contact vias (62) are formed (100) in insulating layers (60, 56). The trenches (60) and vias (62) are exposed to alternating chemistries to form monolayers of a desired lining material (150). Exemplary process flows include alternately pulsed metal halide (104) and ammonia gases (108) injected into a constant carrier flow. Self-terminated metal layers are thus reacted with nitrogen. Near perfect step coverage allows minimal thickness for a diffusion barrier function, thereby maximizing the volume of a subsequent filling metal (160) for any given trench and via dimensions.

公开(公告)号：JP2012231155A

公开(公告)日：2012-11-22

申请号：JP2012139188

申请日：2012-06-20

Applicant: Asm Internatl Nv ,  エーエスエム インターナショナル エヌ.ヴェー.Asm International N.V.

Inventor： IBO RAAIEEMAAKAA ,  SOININEN PEKKA T ,  ERNST H A GURANNEMAN ,  HAUKKA SUVI P

IPC: H01L21/28 ,  H01L21/285 ,  C23C16/04 ,  C23C16/44 ,  C23C16/455 ,  H01L21/3205 ,  H01L21/768 ,  H01L23/52 ,  H01L23/522 ,  H01L23/532

CPC classification number: C23C16/045 ,  C23C16/45525 ,  H01L21/28562 ,  H01L21/32051 ,  H01L21/7681 ,  H01L21/76814 ,  H01L21/76825 ,  H01L21/76828 ,  H01L21/76831 ,  H01L21/76843 ,  H01L21/76844 ,  H01L21/76856 ,  H01L21/76864 ,  H01L21/76873 ,  H01L23/5226 ,  H01L23/53238 ,  H01L2924/0002 ,  H01L2924/00

Abstract: PROBLEM TO BE SOLVED: To provide a method of manufacturing a semiconductor device which forms a lining layer with good coverage in a trench and a via of a porous low-dielectric constant insulator film.SOLUTION: Deposition is performed by an atomic layer deposition (ALD) process utilizing a first reactant provided during a first pulse period and a second reactant provided during a second pulse period. First, a sealing layer is deposited under a condition having a low conformality to block pores. Then, an adhesion layer is deposited under a condition having high conformality.

Abstract translation: 要解决的问题：提供一种半导体器件的制造方法，该半导体器件形成在沟槽中具有良好覆盖的衬里层和多孔低介电常数绝缘膜的通孔。 解决方案：利用在第一脉冲周期期间提供的第一反应物和在第二脉冲周期期间提供的第二反应物，通过原子层沉积（ALD）工艺进行沉积。 首先，在具有低共形性的条件下沉积密封层以阻塞孔。 然后，在具有高共形性的条件下沉积粘附层。 版权所有（C）2013，JPO＆INPIT

公开(公告)号：JP5079183B2

公开(公告)日：2012-11-21

申请号：JP2000368569

申请日：2000-12-04

Applicant: エーエスエム インターナショナル エヌ.ヴェー.Asm International N.V.

Inventor： ラーイェーマーカー イボ ,  ピー． ハウッカ スビ ,  ハー．アー． グランネマン エルンスト

IPC: C23C16/24 ,  C23C16/40 ,  H01L21/02 ,  H01L21/314 ,  H01L21/316 ,  H01L21/8242 ,  H01L27/108

CPC classification number: H01L28/40 ,  H01L21/02159 ,  H01L21/02178 ,  H01L21/02183 ,  H01L21/02186 ,  H01L21/02189 ,  H01L21/022 ,  H01L21/0228 ,  H01L21/02304 ,  H01L21/31604 ,  H01L21/3162 ,  H01L21/31691 ,  H01L27/10852 ,  H01L27/10861 ,  H01L28/84 ,  Y10T428/265

公开(公告)号：JP5075325B2

公开(公告)日：2012-11-21

申请号：JP2005155495

申请日：2005-05-27

Applicant: エーエスエム インターナショナル エヌ.ヴェー.Asm International N.V.

Inventor： ハスペル アルベルト ,  スネイダース ゲルト−ジャン ,  バンデザンデ リーベ ,  ジェイ． デ ブランク マリナス ,  ゲラード バンクラス ラドコ

IPC: H01L21/285 ,  C23C16/34 ,  C23C16/455 ,  H01L21/28

CPC classification number: H01L21/28562 ,  C23C16/34 ,  C23C16/45527 ,  C23C16/45546 ,  H01L21/28556

公开(公告)号：JP2012182458A

公开(公告)日：2012-09-20

申请号：JP2012047277

申请日：2012-02-16

Applicant: Asm Internatl Nv ,  エーエスエム インターナショナル エヌ. ヴェー.ASM International N.V.

Inventor： DE RIDDER CHRIS HE HEM

IPC: H01L21/683 ,  H01L21/205 ,  H01L21/22

CPC classification number: F27D3/0084 ,  F27D5/0037

Abstract: PROBLEM TO BE SOLVED: To provide an improved loading apparatus for loading planar thin semiconductor substrates in a cover boat in a vertical furnace.SOLUTION: A wafer boat assembly is provided for use in a loading apparatus for loading semiconductor substrates in a vertical furnace configured for batch processing. The wafer boat assembly comprises a wafer boat for holding semiconductor substrates, and a cover configured to substantially surround the substrates. The wafer boat assembly is provided with: a first wafer boat part comprising a base and a first cover part mounted to the base, the first cover part extending at least partially along a base upper perimeter; and a second wafer boat part comprising a second cover part removably provided on the first wafer boat part and configured to cooperate with the first cover part, the second cover part comprising receiving slots for receiving at least one semiconductor substrate to be processed.

Abstract translation: 要解决的问题：提供一种改进的装载装置，用于在立式炉中的覆盖船中装载平面薄半导体衬底。 解决方案：提供晶片舟组件，用于在配置成批处理的竖炉中加载半导体衬底的装载装置。 晶片舟组件包括用于保持半导体衬底的晶片舟，以及被配置为基本上围绕衬底的盖。 晶片舟组件设置有：第一晶片舟形部件，其包括基部和安装到基部的第一盖部分，第一盖部分至少部分地沿着基底上部周边延伸; 以及第二晶片舟部件，其包括可移除地设置在所述第一晶片舟部上并被配置为与所述第一盖部配合的第二盖部，所述第二盖部包括用于接收至少一个待处理的半导体衬底的接收槽。 版权所有（C）2012，JPO＆INPIT

公开(公告)号：JP4825422B2

公开(公告)日：2011-11-30

申请号：JP2004554778

申请日：2003-11-21

Applicant: エーエスエム インターナショナル エヌ.ヴェー.Asm International N.V.

Inventor： カイ−エリック エラース ,  エルンスト グランネマン ,  ヘッセル スプレイ ,  ペッカ イー． ソイニネン ,  マルコ ツォミネン ,  ハーバート テルホースト ,  スヴィ ハウカ ,  メンソ ヘンドリクス ,  イボ ラアイマケルス

IPC: H01L21/768 ,  C23C16/34 ,  H01L21/285 ,  H01L23/00 ,  H01L23/522 ,  H01L23/532

CPC classification number: H01L21/76843 ,  H01L21/28556 ,  H01L21/28562 ,  H01L21/7681 ,  H01L21/76814 ,  H01L21/7682 ,  H01L21/76825 ,  H01L21/76828 ,  H01L21/76831 ,  H01L21/76844 ,  H01L21/76864 ,  H01L21/76873 ,  H01L23/5226 ,  H01L23/53238 ,  H01L2221/1047 ,  H01L2924/0002 ,  H01L2924/00