公开(公告)号：JP2011258957A

公开(公告)日：2011-12-22

申请号：JP2011132258

申请日：2011-06-14

Applicant: Hrl Laboratories Llc ,  Rayson Co ,  エイチアールエル ラボラトリーズ,エルエルシーHrl Laboratories, Llc ,  レイソン カンパニー

Inventor： ZHOU LAP WAI ,  WILLIAM M CLARK JR ,  GAVIN J HARBISON ,  JAMES P BAUKUS

IPC: H01L27/04 ,  H01L21/822 ,  H01L21/8234 ,  H01L23/58 ,  H01L27/02 ,  H01L27/088 ,  H01L29/78

CPC classification number: H01L23/573 ,  H01L27/02 ,  H01L2924/0002 ,  H01L2924/00

Abstract: PROBLEM TO BE SOLVED: To provide semiconductor devices that use artifact edges to confuse reverse engineer and a method of manufacturing the same.SOLUTION: A layer of conductive material having a controlled outline is disposed to provide artifact edges of the conductive material that resemble an operable device when in fact the device is not operable. There is provided a technique for and structures for camouflaging an integrated circuit structure by providing artifact that does not exhibit features of devices to actually be manufactured..

Abstract translation: 要解决的问题：提供使用伪影边缘以混淆反向工程师的半导体器件及其制造方法。 解决方案：设置具有受控轮廓的导电材料层，以在实际上该装置不可操作时提供类似于可操作装置的导电材料的假象边缘。 提供了一种用于伪装集成电路结构的技术和结构，通过提供不显示实际制造的器件的特征的伪像。（C）2012年，JPO和INPIT

公开(公告)号：JP2011239461A

公开(公告)日：2011-11-24

申请号：JP2011163154

申请日：2011-07-26

Applicant: Hrl Laboratories Llc ,  エイチアールエル ラボラトリーズ,エルエルシーHrl Laboratories, Llc

Inventor： DAVID B SHU ,  ZHOU LAP WAI ,  WILLIAM M CLARK JR

IPC: H04L9/10 ,  G06F1/00 ,  G06F9/30 ,  G06F9/38 ,  G06F11/30 ,  G06F21/00 ,  H04L9/00 ,  H04L9/06

CPC classification number: G06F9/30101 ,  G06F9/3001 ,  G06F9/30181 ,  G06F9/321 ,  G06F9/3836 ,  G06F21/72 ,  G06F21/75 ,  G06F21/755 ,  G06F21/85 ,  G06F2221/2123 ,  H04L9/003 ,  H04L9/0625 ,  H04L2209/08 ,  H04L2209/12

Abstract: PROBLEM TO BE SOLVED: To provide an apparatus and method for preventing information leakage attacks that utilize timeline alignment.SOLUTION: There are provided an apparatus and method that include a process for randomly varying an amount of time required to determine a lookup table address, and a process for randomly varying an amount of time occurring between one access to at least one lookup table and a subsequent access to another lookup table. The apparatus and method insert a random number of instructions into an encryption algorithm such that the leaked information can not be aligned in time to allow an attacker to break the encryption.

Abstract translation: 要解决的问题：提供一种用于防止利用时间线对准的信息泄漏攻击的装置和方法。 提供了一种装置和方法，其包括用于随机改变确定查找表地址所需的时间量的过程，以及用于随机改变在至少一次查找的一次访问之间发生的时间量的过程 表和后续访问另一个查找表。 该装置和方法将随机数量的指令插入到加密算法中，使得泄露的信息不能及时对准以允许攻击者中断加密。 版权所有（C）2012，JPO＆INPIT

公开(公告)号：JP2013167897A

公开(公告)日：2013-08-29

申请号：JP2013087550

申请日：2013-04-18

Applicant: Hrl Lab Llc ,  エイチアールエル ラボラトリーズ,エルエルシーHrl Laboratories, Llc

Inventor： DAVID B SHU ,  ZHOU LAP WAI ,  WILLIAM M CLARK JR

IPC: G09C1/00 ,  G06F1/00 ,  G06F9/30 ,  G06F9/38 ,  G06F11/30 ,  G06F21/00 ,  H04L9/00 ,  H04L9/06

CPC classification number: G06F9/30101 ,  G06F9/3001 ,  G06F9/30181 ,  G06F9/321 ,  G06F9/3836 ,  G06F21/72 ,  G06F21/75 ,  G06F21/755 ,  G06F21/85 ,  G06F2221/2123 ,  H04L9/003 ,  H04L9/0625 ,  H04L2209/08 ,  H04L2209/12

Abstract: PROBLEM TO BE SOLVED: To provide an apparatus and method for preventing security leakage against the use of a differential power analysis (DPA) attack in a smart card or the like.SOLUTION: The apparatus and method randomizes the accessing order of eight SP boxes of DES cipher and inserts a random number of randomized pseudo instructions into entry address calculation subroutines of the SP boxes to modify time line relations between inputs and outputs of the SP boxes, whereby the possibility of a successful DPA attack is reduced.

Abstract translation: 要解决的问题：提供一种用于防止在智能卡等中使用差分功率分析（DPA）攻击的安全泄漏的装置和方法。解决方案：该装置和方法将八个SP盒的访问顺序随机化 DES密码，并将随机数的随机伪指令插入到SP盒的入口地址计算子程序中，以修改SP盒的输入和输出之间的时间线关系，从而降低成功的DPA攻击的可能性。

公开(公告)号：JP5134615B2

公开(公告)日：2013-01-30

申请号：JP2009285209

申请日：2009-12-16

Applicant: エイチアールエル ラボラトリーズ,エルエルシーHrl Laboratories, Llc

Inventor： チョウ，ラップ−ワイ ,  バウクス，ジェイムス，ピー． ,  クラーク，ウィリアム，エム．，ジェイアール．

IPC: H01L21/822 ,  H01L23/52 ,  H01L21/3205 ,  H01L21/768 ,  H01L21/82 ,  H01L21/8238 ,  H01L21/8249 ,  H01L23/522 ,  H01L23/58 ,  H01L27/02 ,  H01L27/04 ,  H01L27/06 ,  H01L27/10 ,  H01L29/76

CPC classification number: H01L23/573 ,  H01L27/0203 ,  H01L2924/0002 ,  H01L2924/00

公开(公告)号：JP4729303B2

公开(公告)日：2011-07-20

申请号：JP2004506086

申请日：2003-05-06

Applicant: エイチアールエル ラボラトリーズ,エルエルシーHrl Laboratories, Llc ,  レイセオン カンパニー

Inventor： エム クラーク，ジュニア，ウィリアム ,  チョウ，ラップ−ワイ ,  ピー ボウクス，ジェイムズ

IPC: H01L21/331 ,  H01L27/04 ,  H01L21/822 ,  H01L21/8238 ,  H01L21/8247 ,  H01L23/58 ,  H01L27/02 ,  H01L27/092 ,  H01L27/115 ,  H01L29/732 ,  H01L29/78 ,  H01L29/788 ,  H01L29/792

CPC classification number: H01L23/573 ,  H01L27/02 ,  H01L27/0203 ,  H01L2924/0002 ,  H01L2924/00

公开(公告)号：JP4642471B2

公开(公告)日：2011-03-02

申请号：JP2004546897

申请日：2003-10-16

Applicant: エイチアールエル ラボラトリーズ,エルエルシーHrl Laboratories, Llc ,  プロムテック

Inventor： エム，ジュニア クラーク，ウィリアム ,  チョウ，ラップ−ワイ ,  ピー ボウクス，ジェイムズ ,  オウ ヤン，ポール

IPC: H01L21/822 ,  H01L21/3205 ,  H01L21/82 ,  H01L23/04 ,  H01L23/48 ,  H01L23/52 ,  H01L23/522 ,  H01L23/528 ,  H01L23/58 ,  H01L27/02 ,  H01L27/04 ,  H01L29/40

CPC classification number: H01L27/0203 ,  H01L23/573 ,  H01L2924/0002 ,  H01L2924/00

公开(公告)号：JP2010118688A

公开(公告)日：2010-05-27

申请号：JP2010029399

申请日：2010-02-12

Applicant: Hrl Lab Llc ,  Raytheon Co ,  エイチアールエル ラボラトリーズ,エルエルシーHrl Laboratories, Llc ,  レイセオン カンパニーRaytheon Company

Inventor： CHOW LAP-WAI ,  CLARK JR WILLIAM M ,  HARBISON GAVIN J ,  BAUKUS JAMES P

IPC: H01L21/3205 ,  G06K19/073 ,  H01L21/822 ,  H01L23/52 ,  H01L23/58 ,  H01L27/04

CPC classification number: H01L27/0203 ,  G06K19/073 ,  G06K19/07363 ,  H01L23/573 ,  H01L2924/0002 ,  H01L2924/00

Abstract: PROBLEM TO BE SOLVED: To provide a technique for and structures for camouflaging an integrated circuit structure against reverse engineering. SOLUTION: The integrated circuit structure is composed of a plurality of layers of material having a controlled outline. A layer of silicide metal is disposed in active areas of the substrate and has a gap over a channel connecting adjacent active areas. The channel has a channel block structure, which appears identical under reverse engineering whether it is made conductive or insulative. COPYRIGHT: (C)2010,JPO&INPIT

Abstract translation: 要解决的问题：为逆向工程提供集成电路结构伪装技术和结构。 解决方案：集成电路结构由具有受控轮廓的多层材料组成。 硅化金属层设置在衬底的有源区域中，并且在连接相邻有源区的沟道之间具有间隙。 通道具有通道块结构，无论是导电还是绝缘，在逆向工程中都是相同的。 版权所有（C）2010，JPO＆INPIT

公开(公告)号：JP2010505279A

公开(公告)日：2010-02-18

申请号：JP2009530536

申请日：2007-09-20

Applicant: エイチアールエル ラボラトリーズ,エルエルシーHrl Laboratories, Llc ,  プロムテック ,  レイセオン カンパニー

Inventor： オウヤン，ポール ,  クラーク，ウィリアム，エム．，ジュニア ,  チョウ，ラップ，ワイ ,  ハービソン，ギャビン

IPC: H01L21/822 ,  H01L21/82 ,  H01L27/04

CPC classification number: H01L27/0203 ,  H01L23/573 ,  H01L29/7833 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 集積回路構造をカモフラージュしてリバースエンジニアリングに対するその抵抗力を強化するための技法と構造。 半導体基板には複数のトランジスタが形成され、これらのトランジスタの少なくとも一部はサイドウォールスペーサの下に形成されたＬＤＤ領域を有するサイドウォールスペーサを有するタイプである。 トランジスタは不明確な相互接続特徴要素によってプログラム可能に相互接続され、これらの不明確な相互接続特徴要素の各々は、好適にはＬＤＤ領域と同じドーパント密度を有し、相互接続された活性領域間の電気通信をサポートする導電性タイプで形成されたチャネルのうちの選択されたチャネルを有し、また電気通信を抑止しているがリバースエンジニアには電気通信をサポートしているように曖昧に見える導電性タイプで形成されたチャネルのうちの選択されたチャネルを有する、半導体基板に形成されたチャネルを備える。

公开(公告)号：JP4195609B2

公开(公告)日：2008-12-10

申请号：JP2002541377

申请日：2001-10-11

Applicant: エイチアールエル ラボラトリーズ,エルエルシーHrl Laboratories, Llc

Inventor： カービー，デボラ，ジェイ． ,  ズィンク，ジェニファー，ジェイ．

IPC: G01N27/22 ,  G01N27/416 ,  G01B7/16 ,  G01N33/00 ,  H01M8/04 ,  H01M10/48

CPC classification number: H01M10/48 ,  G01B7/16 ,  G01B7/22 ,  G01N27/221 ,  G01N33/005 ,  H01M8/04089 ,  Y10T436/22

公开(公告)号：JP2008010887A

公开(公告)日：2008-01-17

申请号：JP2007229291

申请日：2007-09-04

Applicant: Hrl Lab Llc ,  エイチアールエル ラボラトリーズ,エルエルシーHrl Laboratories, Llc

Inventor： CHOW LAP-WAI ,  BAUKUS JAMES P ,  CLARK JR WILLIAM M

IPC: H01L21/822 ,  H01L23/52 ,  H01L21/3205 ,  H01L21/8238 ,  H01L23/58 ,  H01L27/02 ,  H01L27/04 ,  H01L27/10 ,  H01L29/76

CPC classification number: H01L23/573 ,  H01L27/0203 ,  H01L2924/0002 ,  H01L2924/00

Abstract: PROBLEM TO BE SOLVED: To provide a semiconductor integrated circuit (IC) protection method cheep and easy for mounting helpful to make it impossible to actualize reverse engineering of the IC to prevent the reverse engineering of the IC specifically by making a reverse enginner very difficult to finding out the real contact of each source and drain. SOLUTION: A semiconductor device including the IC having a metal trace connected to a field oxide is provided with a reverse engineering protection. The metallization is usually connected to the gate, source, or drain of a circuit but not to an insulated field oxide, so as to make the reverse enginner make a mistake. The method is for forming the device. COPYRIGHT: (C)2008,JPO&INPIT

Abstract translation: 要解决的问题：为了提供半导体集成电路（IC）保护方法，并且易于安装有助于使得不可能实现IC的逆向工程，以防止IC的逆向工程，特别是通过制造反向引导器 很难找出每个渠道和渠道的真实接触。 解决方案：包括具有连接到场氧化物的金属迹线的IC的半导体器件被提供有逆向工程保护。 金属化通常连接到电路的栅极，源极或漏极，但不连接到绝缘场氧化物，以使反向引脚发生错误。 该方法用于形成装置。 版权所有（C）2008，JPO＆INPIT