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    減低一層之脫層之方法 METHOD OF MINIMIZING DELAMINATION OF A LAYER
    2.
    发明专利
    減低一層之脫層之方法 METHOD OF MINIMIZING DELAMINATION OF A LAYER 审中-公开
    减低一层之脱层之方法 METHOD OF MINIMIZING DELAMINATION OF A LAYER

    公开(公告)号：TW200802574A

    公开(公告)日：2008-01-01

    申请号：TW096109431

    申请日：2007-03-19

    Applicant: 飛思卡爾半導體公司 FREESCALE SEMICONDUCTOR, INC. ,  微電子克羅里2公司 ST MICROELECTRONICS (CROLLES 2) SAS

    Inventor： 凱文 庫柏 COOPER, KEVIN ,  瑟健 柯狄 KORDIC, SRDJAN ,  莫里斯 西沃爾 RIVOIRE, MAURICE

    IPC: H01L

    CPC classification number: H01L21/3105 ,  B24B9/065 ,  B24B37/042 ,  H01L21/304

    Abstract: 一種減低一層(14、16或18)脫層之方法,該方法包括:提供一半導體基板(12);在該半導體基板上形成一第一層(14),其中該第一層具有第一拐角(20)且該第一拐角具有一約90度之第一角;在該第一層上形成一第二層(16),其中該第二層具有一第二拐角(20)且該第二拐角具有一約90度之第二角;及修整該第一及第二拐角以形成該第一層之第一傾斜邊緣(50、60或70)及該第二層之第二傾斜邊緣(50、60或70),其中該第一傾斜邊緣與該第二傾斜邊緣彼此連續,且該第一傾斜邊緣相對於該半導體基板形成一第三角,其中該第三角小於30度。

    Abstract in simplified Chinese: 一种减低一层(14、16或18)脱层之方法,该方法包括:提供一半导体基板(12);在该半导体基板上形成一第一层(14),其中该第一层具有第一拐角(20)且该第一拐角具有一约90度之第一角;在该第一层上形成一第二层(16),其中该第二层具有一第二拐角(20)且该第二拐角具有一约90度之第二角;及修整该第一及第二拐角以形成该第一层之第一倾斜边缘(50、60或70)及该第二层之第二倾斜边缘(50、60或70),其中该第一倾斜边缘与该第二倾斜边缘彼此连续,且该第一倾斜边缘相对于该半导体基板形成一第三角,其中该第三角小于30度。

    在互補式金氧半導體技術共整合多閘極場效電晶體和其他場效電晶體元件 CO-INTEGRATION OF MULTI-GATE FET WITH OTHER FET DEVICES IN CMOS TECHNOLOGY
    4.
    发明专利
    在互補式金氧半導體技術共整合多閘極場效電晶體和其他場效電晶體元件 CO-INTEGRATION OF MULTI-GATE FET WITH OTHER FET DEVICES IN CMOS TECHNOLOGY 审中-公开
    在互补式金属氧化物半导体技术共集成多闸极场效应管和其他场效应管组件 CO-INTEGRATION OF MULTI-GATE FET WITH OTHER FET DEVICES IN CMOS TECHNOLOGY

    公开(公告)号：TW200807629A

    公开(公告)日：2008-02-01

    申请号：TW096112155

    申请日：2007-04-04

    Applicant: 皇家飛利浦電子股份有限公司 KONINKLIJKE PHILIPS ELECTRONICS N.V. ,  微電子克羅里2公司 ST MICROELECTRONICS (CROLLES 2) SAS

    Inventor： 阿諾德 鮑德貝斯克 POUYDEBASQUE, ARNAUD ,  羅賓 塞魯提 CERUTTI, ROBIN

    IPC: H01L

    CPC classification number: H01L27/1211 ,  H01L21/845 ,  H01L29/045 ,  H01L29/42392 ,  H01L29/66787 ,  H01L29/785

    Abstract: 本發明係關於一種在具有一定向矽表面的一SOI基板上之互補式金氧半導體(CMOS)電路元件,其在一第一基板區上包括一場效電晶體,該場效電晶體具有一第一導電類型的一場效電晶體通道區,而且在一第二基板區上包括一FinFET,該FinFET具有與該第一導電類型相反之一第二導電類型的一FinFET通道區。本發明亦關於一種用以製造此一互補式金氧半導體(CMOS)電路元件之方法。在一中間步驟中,該多閘極平面場效電晶體之製造包括:形成具有一場效電晶體材料層及一犧牲材料層之一交替順序的一場效電晶體通道堆疊,而且含有主場效電晶體通道面,該等主場效電晶體通道面具有與該定向矽表面相同之定向。根據本發明,達成多閘極場效電晶體元件的一共整合,以確保NMOS及PMOS場效電晶體兩者之高載子移動率。

    Abstract in simplified Chinese: 本发明系关于一种在具有一定向硅表面的一SOI基板上之互补式金属氧化物半导体(CMOS)电路组件,其在一第一基板区上包括一场效应管,该场效应管具有一第一导电类型的一场效应管信道区,而且在一第二基板区上包括一FinFET,该FinFET具有与该第一导电类型相反之一第二导电类型的一FinFET信道区。本发明亦关于一种用以制造此一互补式金属氧化物半导体(CMOS)电路组件之方法。在一中间步骤中,该多闸极平面场效应管之制造包括:形成具有一场效应管材料层及一牺牲材料层之一交替顺序的一场效应管信道堆栈,而且含有主场效应管信道面,该等主场效应管信道面具有与该定向硅表面相同之定向。根据本发明,达成多闸极场效应管组件的一共集成,以确保NMOS及PMOS场效应管两者之高载子移动率。

    脈衝式化學品分配系統 PULSED CHEMICAL DISPENSE SYSTEM
    5.
    发明专利
    脈衝式化學品分配系統 PULSED CHEMICAL DISPENSE SYSTEM 审中-公开
    脉冲式化学品分配系统 PULSED CHEMICAL DISPENSE SYSTEM

    公开(公告)号：TW200806396A

    公开(公告)日：2008-02-01

    申请号：TW096103732

    申请日：2007-02-01

    Applicant: 皇家飛利浦電子股份有限公司 KONINKLIJKE PHILIPS ELECTRONICS N.V. ,  微電子克羅里2公司 ST MICROELECTRONICS (CROLLES 2) SAS

    Inventor： 奧利佛 杜普爾 DUBREUIL, OLIVIER ,  瑟健 柯狄 KORDIC, SRDJAN ,  狄奧多爾 凱瑞伯斯 CARAMBERIS, THEODORE

    IPC: B05C ,  B24B ,  H01L

    CPC classification number: H01L21/6708

    Abstract: 本發明關於一節省成本之液體處理單元(100)。根據本發明,一控制單元(152)係連接至一控制閥(118、120、122)之一輸入埠,且係調適以根據歸因於該基板的給定或所要溫度及/或該基板處一氣體周圍環境的給定或所要壓力所導致的該基板上一處理液體之蒸發率,設定用於該液體處理而欲施加至該基板的分配脈衝數量、設定個別分配脈衝的一個別脈衝持續時間、及設定該等個別分配脈衝之間的個別分配中斷時段。如此一來,處理液體的使用減小至最小量,因而減少用於提供及清洗處理液體的成本。

    Abstract in simplified Chinese: 本发明关于一节省成本之液体处理单元(100)。根据本发明,一控制单元(152)系连接至一控制阀(118、120、122)之一输入端口,且系调适以根据归因于该基板的给定或所要温度及/或该基板处一气体周围环境的给定或所要压力所导致的该基板上一处理液体之蒸发率,设置用于该液体处理而欲施加至该基板的分配脉冲数量、设置个别分配脉冲的一个别脉冲持续时间、及设置该等个别分配脉冲之间的个别分配中断时段。如此一来,处理液体的使用减小至最小量,因而减少用于提供及清洗处理液体的成本。

    QUANTUM-DOT DEVICE AND POSITION-CONTROLLED QUANTUM-DOT-FABRICATION METHOD
    10.
    发明申请
    QUANTUM-DOT DEVICE AND POSITION-CONTROLLED QUANTUM-DOT-FABRICATION METHOD 审中-公开
    量子装置和位置控制量子制造方法

    公开(公告)号：WO2009112510A1

    公开(公告)日：2009-09-17

    申请号：PCT/EP2009/052840

    申请日：2009-03-11

    Applicant: NXP B.V. ,  ST MICROELECTRONICS (CROLLES 2) SAS ,  BIDAL, Gregory ,  BOEUF, Frederic ,  LOUBET, Nicolas

    Inventor： BIDAL, Gregory ,  BOEUF, Frederic ,  LOUBET, Nicolas

    IPC: H01L29/06

    CPC classification number: H01L29/127 ,  B82Y10/00 ,  H01L29/66439 ,  H01L29/7613

    Abstract: The present invention relates to a method for position-controlled fabrication of a semiconductor quantum dot, the method comprising: providing a substrate (102) of a substrate material; depositing a sacrificial layer (108) of a sacrificial material; depositing an active layer (110) of a semiconductive active material on the sacrificial layer, wherein the substrate, sacrificial and active materials are chosen such that the sacrificial layer is selectively removable with respect to the substrate and the active layer, depositing and patterning a mask layer on the active layer so as to define desired quantum-dot positions in lateral directions, fabricating a lateral access to the sacrificial layer in regions underneath the patterned mask layer; selectively removing, with respect to the substrate and the active layer, the sacrificial layer from underneath the active layer at least under the patterned mask layer; and etching the active layer under the patterned mask layer from underneath the active layer so as to assume a desired quantum-dot shape.

    Abstract translation: 本发明涉及半导体量子点的位置控制制造方法，该方法包括：提供衬底材料的衬底（102）; 沉积牺牲材料的牺牲层（108）; 在所述牺牲层上沉积半导体活性材料的有源层（110），其中所述衬底，牺牲层和活性材料被选择为使得所述牺牲层相对于所述衬底和所述有源层选择性地可移除，沉积和图案化掩模 层，以便在横向方向上限定期望的量子点位置，在图案化掩模层下面的区域中制造对牺牲层的横向访问; 至少在所述图案化掩模层下方，相对于所述衬底和所述有源层选择性地从所述有源层下方去除所述牺牲层; 并且在有源层下方蚀刻图案化掩模层下面的有源层，以便呈现期望的量子点形状。

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