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    無制限トランザクショナルメモリ（ＵＴＭ）システムの最適化
    1.
    发明专利
    無制限トランザクショナルメモリ（ＵＴＭ）システムの最適化 有权
    优化无限交易记录（UTM）系统

    公开(公告)号：JP2015008008A

    公开(公告)日：2015-01-15

    申请号：JP2014177475

    申请日：2014-09-01

    Applicant: インテル・コーポレーション ,  Intel Corp

    Inventor： GAD SHAEFFER ,  JAN GRAY ,  BURTON SMITH ,  ADL-TABATABAI ALI-REZA ,  ROBERT GEVA ,  VADIM BASSIN ,  DAVID CALLAHAN ,  NI YANG ,  SAHA BRATIN ,  MARTIN TAILLEFER ,  SHLOMO RAIKIN ,  YAMADA KOICHI ,  WANG LANDY ,  ARUN KISHAN

    IPC: G06F12/08

    Abstract: 【課題】無制限トランザクショナルメモリ(UTM)システムを最適化する方法および装置を提供する。【解決手段】キャッシュエントリを保持するデータキャッシュアレイと、データキャッシュアレイに結合されているキャッシュ制御ロジックとを備え、キャッシュ制御ロジックは、キャッシュエントリに対するバッファ済み更新に応じて、キャッシュエントリを、監視されていない状態からバッファ済みコヒーレンシ状態および読出監視状態へと遷移させて、その後に、バッファ済み更新をコミットするためにキャッシュエントリを修正済み状態に遷移させる前に、キャッシュエントリを、バッファ済みコヒーレンシ状態および書込監視状態に遷移させる。【選択図】図1

    Abstract translation: 要解决的问题：提供一种用于优化无限交易内存（UTM）系统的方法和设备。解决方案：该设备包括用于保存高速缓存条目的数据高速缓存阵列和耦合到数据高速缓存阵列的高速缓存控制逻辑，高速缓存 控制逻辑根据高速缓存条目的缓冲更新将缓存条目从非监视状态转移到缓冲的一致性状态和读取监视状态，之后，将高速缓存条目转换为缓冲的一致性状态和写入监视状态 之后将高速缓存条目转换到用于提交缓冲更新的校正状态。

    METHODS AND SYSTEMS FOR MAPPING A FUNCTION POINTER TO THE DEVICE CODE
    6.
    发明申请
    METHODS AND SYSTEMS FOR MAPPING A FUNCTION POINTER TO THE DEVICE CODE 审中-公开
    将功能指针映射到设备代码的方法和系统

    公开(公告)号：WO2012145154A3

    公开(公告)日：2013-01-24

    申请号：PCT/US2012031855

    申请日：2012-04-02

    Applicant: INTEL CORP ,  NI YANG ,  ADL-TABATABAI ALI-REZA ,  SHPEISMAN TATIANA

    Inventor： NI YANG ,  ADL-TABATABAI ALI-REZA ,  SHPEISMAN TATIANA

    IPC: G06F9/06 ,  G06F9/30 ,  G06F9/44

    CPC classification number: G06F8/52

    Abstract: Methods for mapping a function pointer to the device code are presented. In one embodiment, a method includes identifying a function which is executable by processing devices. The method includes generating codes including a first code corresponds to a first processing device and a second code corresponds to a second processing device. The second processing device is architecturally different from the first processing device. The method further includes storing the second code in a byte string such that the second code is retrievable if the function will be executed by the second processing device.

    Abstract translation: 给出了将功能指针映射到设备代码的方法。 在一个实施例中，一种方法包括识别可由处理设备执行的功能。 该方法包括生成代码，其包括对应于第一处理设备的第一代码，第二代码对应于第二处理设备。 第二处理装置在结构上与第一处理装置不同。 该方法还包括将第二代码存储在字节串中，使得如果功能将被第二处理设备执行，则可检索第二代码。

    HARDWARE ACCELERATION FOR A SOFTWARE TRANSACTIONAL MEMORY SYSTEM
    9.
    发明申请
    HARDWARE ACCELERATION FOR A SOFTWARE TRANSACTIONAL MEMORY SYSTEM 审中-公开
    用于软件交易存储系统的硬件加速

    公开(公告)号：WO2007092422A2

    公开(公告)日：2007-08-16

    申请号：PCT/US2007003112

    申请日：2007-02-06

    Applicant: INTEL CORP ,  SAHA BRATIN ,  ADL-TABATABAI ALI-REZA ,  JACOBSON QUINN

    Inventor： SAHA BRATIN ,  ADL-TABATABAI ALI-REZA ,  JACOBSON QUINN

    CPC classification number: G06F13/4243 ,  G06F9/3834 ,  G06F9/466 ,  G06F9/526

    Abstract: A method and apparatus for accelerating transactional execution. Barriers associated with shared memory lines referenced by memory accesses within a transaction are only invoked/executed the first time the shared memory lines are accessed within a transaction. Hardware support, such as a transaction field/transaction bits, are provided to determine if an access is the first access to a shared memory line during a pendancy of a transaction. Additionally, in an aggressive operational mode version numbers representing versions of elements stored in shared memory lines are not stored and validated upon commitment to save on validation costs. Moreover, even in a cautious mode, that stores version numbers to enable validation, validation costs may not be incurred, if eviction of accessed shared memory lines do not occur during execution of the transaction.

    Abstract translation: 一种用于加速事务执行的方法和装置。 只有在事务中第一次访问共享内存条时，才会调用/执行与事务中的内存访问引用的共享内存条相关联的障碍。 提供诸如事务字段/事务位之类的硬件支持来确定访问是否是在事务挂起期间对共享存储器行的第一次访问。 另外，在积极的操作模式中，代表存储在共享存储器行中的元素的版本号的版本号在保存验证成本的承诺时不被存储和验证。 而且，即使在谨慎的模式下，存储版本号以启用验证，如果在执行交易期间没有发生访问的共享内存条的驱逐，则可能不会产生验证成本。

    MULTI-PROCESSOR COMPUTING SYSTEM THAT EMPLOYS COMPRESSED CACHE LINES' WORTH OF INFORMATION AND PROCESSOR CAPABLE OF USE IN SAID SYSTEM
    10.
    发明申请
    MULTI-PROCESSOR COMPUTING SYSTEM THAT EMPLOYS COMPRESSED CACHE LINES' WORTH OF INFORMATION AND PROCESSOR CAPABLE OF USE IN SAID SYSTEM 审中-公开
    多处理器计算系统，使用压缩的缓存线路可以在系统中使用的信息和处理器

    公开(公告)号：WO2005071550A2

    公开(公告)日：2005-08-04

    申请号：PCT/US2005000797

    申请日：2005-01-10

    Applicant: INTEL CORP ,  NEWBURN CHRIS ,  HUGGAHALLI RAM ,  HUM HERBERT ,  ADL-TABATABAI ALI-REZA ,  GHULOUM ANWAR

    Inventor： NEWBURN CHRIS ,  HUGGAHALLI RAM ,  HUM HERBERT ,  ADL-TABATABAI ALI-REZA ,  GHULOUM ANWAR

    IPC: G06F12/08 ,  G06F12/00

    CPC classification number: G06F12/0886 ,  G06F12/0802 ,  G06F12/0864 ,  G06F2212/401

    Abstract: Cache coherency rules for a multi-processor computing system that is capable of working with compressed cache lines' worth of information are described. A multi-processor computing system that is capable of working with compressed cache lines' worth of information is also described. The multi-processor computing system includes a plurality of hubs for communicating with various computing system components and for compressing/decompressing cache lines' worth of information. A processor that is capable of labeling cache lines' worth of information in accordance with the cache coherency rules is described. A processor that includes a hub as described above is also described.

    Abstract translation: 描述了能够处理压缩高速缓存行的信息量的多处理器计算系统的缓存一致性规则。 还描述了能够处理压缩高速缓存行的信息的多处理器计算系统。 多处理器计算系统包括用于与各种计算系统组件进行通信并用于压缩/解压缩高速缓存行的信息价值的多个集线器。 描述了能够根据高速缓存一致性规则来标记高速缓存线值的信息的处理器。 还描述了包括如上所述的集线器的处理器。

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