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    Method and apparatus for speculative execution of uncontended lock instruction
    2.
    发明专利
    Method and apparatus for speculative execution of uncontended lock instruction 审中-公开
    用于不连续锁定指令的频域执行的方法和装置

    公开(公告)号：JP2011175669A

    公开(公告)日：2011-09-08

    申请号：JP2011102812

    申请日：2011-05-02

    Applicant: Intel Corp ,  インテル コーポレイション

    Inventor： SAHA BRATIN ,  MERTEN MATTHEW C ,  HAMMARLUND PER

    IPC: G06F9/38 ,  G06F9/52 ,  G06F12/08

    CPC classification number: G06F9/3004 ,  G06F9/30087 ,  G06F9/3834 ,  G06F9/3842

    Abstract: PROBLEM TO BE SOLVED: To provide a method and apparatus for executing lock instructions speculatively in an out-of-order processor.
    SOLUTION: In one embodiment, a prediction is made whether a given lock instruction will actually be contended. If not, then the lock instruction may be treated as having a normal load micro-operation which may be speculatively executed. Monitor logic may look for indications that the lock instruction is actually contended. If no such indications are found, the speculative load micro-operation and other micro-operations corresponding to the lock instruction may retire. However, if such indications are in fact found, the lock instruction may be restarted, and the prediction mechanism may be updated.
    COPYRIGHT: (C)2011,JPO&INPIT

    Abstract translation: 要解决的问题：提供一种用于在乱序处理器中推测地执行锁定指令的方法和装置。 解决方案：在一个实施例中，预测给定的锁定指令是否将被实际地竞争。 如果不是，则锁定指令可以被视为具有可以推测地执行的正常负载微操作。 监视器逻辑可能会查找锁定指令实际上有争议的迹象。 如果没有发现这样的指示，则与锁定指令相对应的投机负载微操作和其他微操作可能会退出。 然而，如果事实上发现这样的指示，则可以重新启动锁定指令，并且可以更新预测机制。 版权所有（C）2011，JPO＆INPIT

    Compare and exchange operation using sleep-wakeup mechanism
    3.
    发明专利
    Compare and exchange operation using sleep-wakeup mechanism 有权
    使用睡眠唤醒机制的比较和交换操作

    公开(公告)号：JP2009151793A

    公开(公告)日：2009-07-09

    申请号：JP2008324669

    申请日：2008-12-19

    Applicant: Intel Corp ,  インテル・コーポレーション

    Inventor： SAHA BRATIN ,  MERTEN MATTHEW ,  HAMMARLUND PER

    IPC: G06F9/52 ,  G06F12/00

    CPC classification number: G06F9/30021 ,  G06F9/30032 ,  G06F9/3004 ,  G06F9/30087 ,  G06F9/3857 ,  G06F9/526 ,  G06F2209/521

    Abstract: PROBLEM TO BE SOLVED: To provide a method, device and system for performing comparison and exchange operation by using one sleep-wakeup mechanism.
    SOLUTION: According to one embodiment, one instruction in one process is executed to help acquire a lock on behalf of the processor. When the lock is unavailable to be acquired by the processor, the instruction is put to sleep until one event occurs. While the instruction is put to sleep, the memory system of the processor monitors the change of the lock value. When the lock value is tired to be changed, or the value is changed, the wakeup of the instruction put to sleep is triggered.
    COPYRIGHT: (C)2009,JPO&INPIT

    Abstract translation: 要解决的问题：提供一种通过使用一个睡眠唤醒机制进行比较和交换操作的方法，装置和系统。 解决方案：根据一个实施例，一个进程中的一个指令被执行以帮助代表处理器获取锁定。 当锁不能由处理器获取时，指令进入休眠状态直到发生一个事件。 当指令进入休眠状态时，处理器的内存系统会监视锁定值的变化。 当锁定值被改变，或者值改变时，触发唤醒指令进入睡眠状态。 版权所有（C）2009，JPO＆INPIT

    Queued lock using monitor-memory wait
    4.
    发明专利
    Queued lock using monitor-memory wait 审中-公开
    使用监视器等待的QUEUED锁定

    公开(公告)号：JP2010044770A

    公开(公告)日：2010-02-25

    申请号：JP2009211907

    申请日：2009-09-14

    Applicant: Intel Corp ,  インテル コーポレイション

    Inventor： HAMMARLUND PER ,  CROSSLAND JAMES ,  AGGARWAL ANIL ,  KAUSHIK SHIVNANDAN

    IPC: G06F9/50 ,  G06F9/38 ,  G06F9/46 ,  G06F9/52 ,  G06F12/00 ,  G06F12/08 ,  G06F12/14

    CPC classification number: G06F9/526 ,  G06F1/3203 ,  G06F9/3004 ,  G06F9/30083 ,  G06F9/30087 ,  G06F9/3851

    Abstract: PROBLEM TO BE SOLVED: To monitor locks for one or more processors waiting for locks. SOLUTION: A node associated with a contended lock is monitored. A processor core waiting for the contended lock is specified, and then, put to a sleep state until an event occurs. Processing resources concerning the processor core in the sleep state are relinquished. The relinquished processing resources are re-assigned to a processor core in a non-sleep state in order to use during the sleep state of the sleeping processor core. When the event occurs, the processor core is exited from the sleep state, and the control of the relinquished processing resources is restarted from the processor core in the non-sleep state. Then, the monitoring of the node is stopped. COPYRIGHT: (C)2010,JPO&INPIT

    Abstract translation: 要解决的问题：监视一个或多个等待锁的处理器的锁。

    解决方案：监控与竞争锁相关联的节点。 指定等待有争议的锁的处理器核心，然后进入睡眠状态，直到发生事件。 处理处于休眠状态的处理器核心的资源被放弃。 放弃的处理资源被重新分配给处于非睡眠状态的处理器核心，以便在休眠处理器核心的睡眠状态期间使用。 当事件发生时，处理器核心从休眠状态退出，并且在非睡眠状态下从处理器核心重新启动放弃处理资源的控制。 然后，停止对节点的监视。 版权所有（C）2010，JPO＆INPIT

    Synchronization of recency information in inclusive cache hierarchy
    5.
    发明专利
    Synchronization of recency information in inclusive cache hierarchy 有权
    包含高速缓存中的记录信息同步

    公开(公告)号：JP2007249971A

    公开(公告)日：2007-09-27

    申请号：JP2007063584

    申请日：2007-03-13

    Applicant: Intel Corp ,  インテル コーポレイション

    Inventor： SHANNON CHRISTOPHER ,  SINGHAL RONAK ,  HAMMARLUND PER ,  GARTLER HERMANN ,  HINTON GLENN

    IPC: G06F12/08 ,  G06F12/12

    CPC classification number: G06F12/123

    Abstract: PROBLEM TO BE SOLVED: To provide a method, a device, an object and a system for improving performance by reducing the possibility of eliminating a cache line of a lower-level cache frequently accessed by a processor from a higher-level cache.
    SOLUTION: The method includes the steps for: receiving a cache access request for data present in a lower-level cache line of the lower-level cache; and sending recency information regarding the lower-level cache line to a higher-level cache integrated in the lower-level cache.
    COPYRIGHT: (C)2007,JPO&INPIT

    Abstract translation: 解决的问题：提供一种方法，设备，对象和系统，用于通过降低从高级缓存中消除由处理器频繁访问的低级缓存的高速缓存线的可能性来提高性能 。 解决方案：该方法包括以下步骤：接收对存在于下级高速缓存的下级高速缓存行中的数据的高速缓存访​​问请求; 以及将关于下级高速缓存线的新近度信息发送到集成在下级高速缓存中的高级缓存。 版权所有（C）2007，JPO＆INPIT

    プロセッサ、方法、システム、及び、プログラム
    7.
    发明专利
    プロセッサ、方法、システム、及び、プログラム 有权
    处理器，方法，系统和程序

    公开(公告)号：JP2014222520A

    公开(公告)日：2014-11-27

    申请号：JP2014131157

    申请日：2014-06-26

    Applicant: インテル・コーポレーション ,  Intel Corp

    Inventor： DIXON MARTIN G ,  SCOTT D RODGERS ,  STEPHEN H GUNTHER ,  PRASHANT SETHI ,  TARANEH BAHRAMI ,  HAMMARLUND PER

    IPC: G06F9/30 ,  G06F1/32 ,  G06F9/48 ,  G06F15/78

    CPC classification number: G06F1/3234 ,  G06F1/3203 ,  G06F1/3206 ,  G06F1/3228 ,  G06F1/3293 ,  G06F9/30083 ,  G06F9/3009 ,  Y02D10/122 ,  Y02D50/20

    Abstract: 【課題】アプリケーションに1以上の条件の発生を待たせることができるユーザーレベル命令を提供する。【解決手段】監視されるロケーションのID及びタイマ値を規定する命令をデコードするデコードロジックを含むコア410a〜n、及び、デコードロジックと結合されタイマ値に対してカウントを実行するタイマを有するプロセッサ400を備える。プロセッサは更に、コアと結合され、タイマ値に少なくとも一部基づいて低電力状態の一種類を決定する電力管理ユニット455を有し、電力管理ユニットは、プロセッサを決定に応じた低電力状態にする。【選択図】図4

    Abstract translation: 要解决的问题：提供可以允许应用等待发生一个或多个条件的用户级指令。解决方案：本发明包括一个处理器400，它具有：具有解码逻辑的核心410a-n，以解码指令 规定要监视的位置的ID和定时器值; 以及定时器，其耦合到解码逻辑以执行相对于定时器值的计数。 处理器还可以包括耦合到核的功率管理单元455，以至少部分地基于定时器值来确定低功率状态的类型。 电源管理单元455响应于该确定使处理器进入低功率状态。

    Device, system and method for synchronous communication between threads
    8.
    发明专利
    Device, system and method for synchronous communication between threads 有权
    用于同步通信的设备，系统和方法

    公开(公告)号：JP2012234561A

    公开(公告)日：2012-11-29

    申请号：JP2012164674

    申请日：2012-07-25

    Applicant: Intel Corp ,  インテル・コーポレーション

    Inventor： QUINN JACOBSON ,  WANG HONG ,  SHEN JOHN ,  HAMMARLUND PER

    IPC: G06F9/54 ,  G06F12/08

    CPC classification number: G06F9/542 ,  G06F9/3004 ,  G06F9/30087 ,  G06F9/3834 ,  G06F12/0831 ,  G06F2209/543

    Abstract: PROBLEM TO BE SOLVED: To manage synchronous communication between two or more instruction threads executed by one or more multiprocessors or multiprocessor cores.SOLUTION: A mechanism for identifying a pair of memory locations to be notified when other threads correct values stored in their memory locations is provided to a thread. The notification is done by a user level interruption/exception mechanism within a microprocessor 101, or is done by some other logic or software within a computer system. Synchronous communication between threads is realized by notifying the thread about a specific cache coherency event related to a cache line accessed by one or more other threads.

    Abstract translation: 要解决的问题：管理由一个或多个多处理器或多处理器内核执行的两个或多个指令线程之间的同步通信。 解决方案：一种用于识别当其他线程将存储在其存储器位置中的值校正值时通知的一对存储器位置的机制被提供给线程。 该通知由微处理器101内的用户级中断/异常机制完成，或者由计算机系统内的某些其他逻辑或软件完成。 通过向线程通知有关与一个或多个其他线程访问的高速缓存行相关的特定高速缓存一致性事件来实现线程之间的同步通信。 版权所有（C）2013，JPO＆INPIT

    Primitives for expanding execution of speculations at thread level
    9.
    发明专利
    Primitives for expanding execution of speculations at thread level 有权
    扩展在螺纹级别执行规范的主旨

    公开(公告)号：JP2011227934A

    公开(公告)日：2011-11-10

    申请号：JP2011177640

    申请日：2011-08-15

    Applicant: Intel Corp ,  インテル コーポレイション

    Inventor： QUINN JACOBSON ,  WANG HONG ,  JOHN SHEN ,  CHINYA GOTHAM ,  HAMMARLUND PER ,  ZOU SHANG ,  BRYANT BIGBEE ,  SHIVNANDAN KAUSHIK

    IPC: G06F9/38 ,  G06F9/46

    CPC classification number: G06F9/526 ,  G06F9/30087 ,  G06F9/30101 ,  G06F9/3834 ,  G06F9/3842 ,  G06F9/3851 ,  G06F9/3861

    Abstract: PROBLEM TO BE SOLVED: To provide a processor than can include an address monitoring table and an atomic updating table for supporting speculative threading.SOLUTION: A processor that can include one or more registers for maintaining a status relating to the execution of speculative threading, and can support one or more of primitives (commands for writing a status into a register, commands for triggering a commitment to buffered memory updating, commands for reading a status out of a status register and/or commands for clearing one of status bits related to trap/exception/interruption processing).

    Abstract translation: 要解决的问题：提供一种处理器，可以包括地址监视表和用于支持推测线程的原子更新表。 解决方案：一种处理器，其可以包括一个或多个寄存器，用于维持与推测线程的执行有关的状态，并且可以支持一个或多个原语（用于将状态写入寄存器的命令，用于触发承诺的命令 缓冲存储器更新，用于从状态寄存器读出状态的命令和/或用于清除与陷阱/异常/中断处理相关的状态位之一的命令）。 版权所有（C）2012，JPO＆INPIT

    Inter-processor interrupt
    10.
    发明专利
    Inter-processor interrupt 有权
    INTER-PROCESSOR INTERRUPT

    公开(公告)号：JP2010113734A

    公开(公告)日：2010-05-20

    申请号：JP2010002051

    申请日：2010-01-07

    Applicant: Intel Corp ,  インテル・コーポレーション

    Inventor： HAMMARLUND PER ,  CROSSLAND JAMES ,  KAUSHIK SHIVNANDAN ,  AGGARWAL ANIL

    IPC: G06F9/48 ,  G06F9/46 ,  G06F15/167

    CPC classification number: G06F9/4812 ,  G06F9/544

    Abstract: PROBLEM TO BE SOLVED: To improve system performance by reducing an operation cost of inter-processor interruption. SOLUTION: The sequence of the inter-processor interruption of a sender side processor side includes the followings. The memory writing of an inter-processor interruption requests to a linear address X is carried out (305). A sender side processor determines whether a value is changed or not by polling a specific memory location, and waits a positive response for receiving the inter-processor interruption from the receiver side processor (310). If the memory location has changed its value, a normal operation is resumed (315). COPYRIGHT: (C)2010,JPO&INPIT

    Abstract translation: 要解决的问题：通过降低处理器间中断的运营成本来提高系统性能。 解决方案：发送器侧处理器侧的处理器间中断的顺序包括以下内容。 执行对线性地址X的处理器间中断请求的存储器写入（305）。 发送器侧处理器通过轮询特定存储器位置来确定值是否改变，并且等待从接收器侧处理器（310）接收处理器间中断的肯定响应。 如果存储器位置已经改变其值，则恢复正常操作（315）。 版权所有（C）2010，JPO＆INPIT

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