公开(公告)号：JP2015053062A

公开(公告)日：2015-03-19

申请号：JP2014211479

申请日：2014-10-16

Applicant: インテル コーポレイション ,  Intel Corp ,  インテル コーポレイション

Inventor： ALI-REZA ADL-TABATABAI ,  SAHA BRATIN ,  VADIM BASSIN ,  GAD SHEAFFER ,  JAN GRAY ,  VINOD GROVER ,  MARTIN TAILLEFER ,  YOSSI LEVANONI ,  DAVE DETLEFS ,  MIKE MAGRUDER ,  MATT TOLTON

IPC: G06F9/46 ,  G06F9/34 ,  G06F12/08

CPC classification number: G06F12/0815 ,  G06F9/467 ,  G06F11/141

Abstract: 【課題】無限トランザクション型メモリ(UTM)システムにおいて、性能や効率、柔軟性及びトランザクション容量を考慮しトランザクション実行モードを適切に切り替える。【解決手段】複数のトランザクション実行モードを有するUTMシステムにおいてトランザクションを開始するためにトランザクション実行モードを選択する。トランザクション実行モードは、プロセッサのキャッシュメモリ内で実行するハードウェアモード、プロセッサとソフトウェアバッファとのトランザクショナルハードウェアを使用して実行するハードウェア支援モード、及びトランザクショナルハードウェアなしに実行するソフトウェアトランザクション型メモリ(STM)モードを含む。実行モードは、保留のトランザクションがSTMモードで実行されていない場合にハードウェアモードのうちで最も効率の良いモードとなるように選択され、さもなければ低い効率のモードが選択される。【選択図】図1

Abstract translation: 要解决的问题：提供一种能够考虑到性能，效率，灵活性和事务能力来适当地切换事务执行模式的无界事务存储器（UTM）系统。解决方案：选择事务执行模式以开始事务处理 具有多个事务处理模式的无界事务存储器（UTM）系统。 这些事务执行模式包括在处理器的高速缓冲存储器内执行的硬件模式，使用处理器的事务硬件执行的硬件辅助模式以及软件缓冲器，以及在没有事务性硬件的情况下执行的软件事务存储器（STM）模式。 如果在STM模式下没有执行等待事务，则可以将事务执行模式选择为硬件模式的最高执行模式。 否则可以选择较低的性能模式。

公开(公告)号：JP2015008008A

公开(公告)日：2015-01-15

申请号：JP2014177475

申请日：2014-09-01

Applicant: インテル・コーポレーション ,  Intel Corp

Inventor： GAD SHAEFFER ,  JAN GRAY ,  BURTON SMITH ,  ADL-TABATABAI ALI-REZA ,  ROBERT GEVA ,  VADIM BASSIN ,  DAVID CALLAHAN ,  NI YANG ,  SAHA BRATIN ,  MARTIN TAILLEFER ,  SHLOMO RAIKIN ,  YAMADA KOICHI ,  WANG LANDY ,  ARUN KISHAN

IPC: G06F12/08

Abstract: 【課題】無制限トランザクショナルメモリ(UTM)システムを最適化する方法および装置を提供する。【解決手段】キャッシュエントリを保持するデータキャッシュアレイと、データキャッシュアレイに結合されているキャッシュ制御ロジックとを備え、キャッシュ制御ロジックは、キャッシュエントリに対するバッファ済み更新に応じて、キャッシュエントリを、監視されていない状態からバッファ済みコヒーレンシ状態および読出監視状態へと遷移させて、その後に、バッファ済み更新をコミットするためにキャッシュエントリを修正済み状態に遷移させる前に、キャッシュエントリを、バッファ済みコヒーレンシ状態および書込監視状態に遷移させる。【選択図】図1

Abstract translation: 要解决的问题：提供一种用于优化无限交易内存（UTM）系统的方法和设备。解决方案：该设备包括用于保存高速缓存条目的数据高速缓存阵列和耦合到数据高速缓存阵列的高速缓存控制逻辑，高速缓存 控制逻辑根据高速缓存条目的缓冲更新将缓存条目从非监视状态转移到缓冲的一致性状态和读取监视状态，之后，将高速缓存条目转换为缓冲的一致性状态和写入监视状态 之后将高速缓存条目转换到用于提交缓冲更新的校正状态。

公开(公告)号：JP2007242003A

公开(公告)日：2007-09-20

申请号：JP2007028172

申请日：2007-02-07

Applicant: Intel Corp ,  インテル・コーポレーション

Inventor： JACOBSON QUINN ,  BRACY ANNE ,  WANG HONG ,  SHEN JOHN ,  HAMMARLUND PER ,  MERTEN MATTHEW ,  SRINIVAS SURESH ,  DOSHI KSHITIJ ,  CHINYA GAUTHAM ,  SAHA BRATIN ,  ADL-TABATABAI ALI-REZA ,  SHEAFFER GAD

IPC: G06F12/08

CPC classification number: G06F12/0815 ,  G06F11/3471 ,  G06F11/3648 ,  G06F12/0804 ,  G06F12/0817 ,  G06F12/0831 ,  G06F12/0842 ,  G06F12/145 ,  G06F2201/865

Abstract: PROBLEM TO BE SOLVED: To provide a method for efficiently check memory properties in a microprocessor system. SOLUTION: Attribute bits indicating that a program has recently checked that a block of memory is appropriate for the current portion of the program to access, indicating that the program has analyzed this block of memory by a performance monitoring tool, or having properties such as access right are included in a cache memory line, and correspond to only one software thread of the program having multisoftware threads. The attribute bits are used to check the memory state of an address used by the program. COPYRIGHT: (C)2007,JPO&INPIT

Abstract translation: 要解决的问题：提供一种用于有效地检查微处理器系统中的存储器特性的方法。 解决方案：指示程序最近检查一个存储器块是否适合于程序当前部分访问的属性位，指示程序已经由性能监视工具分析了该块存储器，或者具有属性 例如访问权被包括在高速缓存存储器行中，并且仅对应于具有多软件线程的程序的一个软件线程。 属性位用于检查程序使用的地址的内存状态。 版权所有（C）2007，JPO＆INPIT

公开(公告)号：JP2011175669A

公开(公告)日：2011-09-08

申请号：JP2011102812

申请日：2011-05-02

Applicant: Intel Corp ,  インテル コーポレイション

Inventor： SAHA BRATIN ,  MERTEN MATTHEW C ,  HAMMARLUND PER

IPC: G06F9/38 ,  G06F9/52 ,  G06F12/08

CPC classification number: G06F9/3004 ,  G06F9/30087 ,  G06F9/3834 ,  G06F9/3842

Abstract: PROBLEM TO BE SOLVED: To provide a method and apparatus for executing lock instructions speculatively in an out-of-order processor.
SOLUTION: In one embodiment, a prediction is made whether a given lock instruction will actually be contended. If not, then the lock instruction may be treated as having a normal load micro-operation which may be speculatively executed. Monitor logic may look for indications that the lock instruction is actually contended. If no such indications are found, the speculative load micro-operation and other micro-operations corresponding to the lock instruction may retire. However, if such indications are in fact found, the lock instruction may be restarted, and the prediction mechanism may be updated.
COPYRIGHT: (C)2011,JPO&INPIT

Abstract translation: 要解决的问题：提供一种用于在乱序处理器中推测地执行锁定指令的方法和装置。 解决方案：在一个实施例中，预测给定的锁定指令是否将被实际地竞争。 如果不是，则锁定指令可以被视为具有可以推测地执行的正常负载微操作。 监视器逻辑可能会查找锁定指令实际上有争议的迹象。 如果没有发现这样的指示，则与锁定指令相对应的投机负载微操作和其他微操作可能会退出。 然而，如果事实上发现这样的指示，则可以重新启动锁定指令，并且可以更新预测机制。 版权所有（C）2011，JPO＆INPIT

公开(公告)号：JP2009151793A

公开(公告)日：2009-07-09

申请号：JP2008324669

申请日：2008-12-19

Applicant: Intel Corp ,  インテル・コーポレーション

Inventor： SAHA BRATIN ,  MERTEN MATTHEW ,  HAMMARLUND PER

IPC: G06F9/52 ,  G06F12/00

CPC classification number: G06F9/30021 ,  G06F9/30032 ,  G06F9/3004 ,  G06F9/30087 ,  G06F9/3857 ,  G06F9/526 ,  G06F2209/521

Abstract: PROBLEM TO BE SOLVED: To provide a method, device and system for performing comparison and exchange operation by using one sleep-wakeup mechanism.
SOLUTION: According to one embodiment, one instruction in one process is executed to help acquire a lock on behalf of the processor. When the lock is unavailable to be acquired by the processor, the instruction is put to sleep until one event occurs. While the instruction is put to sleep, the memory system of the processor monitors the change of the lock value. When the lock value is tired to be changed, or the value is changed, the wakeup of the instruction put to sleep is triggered.
COPYRIGHT: (C)2009,JPO&INPIT

Abstract translation: 要解决的问题：提供一种通过使用一个睡眠唤醒机制进行比较和交换操作的方法，装置和系统。 解决方案：根据一个实施例，一个进程中的一个指令被执行以帮助代表处理器获取锁定。 当锁不能由处理器获取时，指令进入休眠状态直到发生一个事件。 当指令进入休眠状态时，处理器的内存系统会监视锁定值的变化。 当锁定值被改变，或者值改变时，触发唤醒指令进入睡眠状态。 版权所有（C）2009，JPO＆INPIT

公开(公告)号：JP2015038770A

公开(公告)日：2015-02-26

申请号：JP2014216090

申请日：2014-10-23

Applicant: インテル コーポレイション ,  Intel Corp ,  インテル コーポレイション

Inventor： YAN SHOUMENG ,  LUO SAI ,  ZHOU XIAOCHENG ,  GAO YING ,  CHEN HU ,  SAHA BRATIN

IPC: G06F15/167 ,  G06F9/54

Abstract: 【課題】計算プラットフォームのヘテロジニアスプロセッサ間で共有されるバーチャルメモリにおけるバーチャル機能の共有技術を提供する。【解決手段】CPU110から共有オブジェクト131にアクセスするのに利用されるCPUサイドvtableポインタは、GPUサイドテーブルが存在する場合GPU_vtableを決定するのに利用される。データ一貫性を維持しない共有非コヒーラント領域が共有バーチャルメモリ内に生成される。共有非コヒーラント領域内に格納されるCPU及びGPUサイドデータは、CPU及びGPUサイドから参照されるような同一のアドレスを有する。CPUサイドデータのコンテンツは、共有バーチャルメモリ130がランタイム中に一貫性を維持しないため、GPUサイドデータのものと異なる。vptrは、共有バーチャルメモリ130に格納されているCPU_vtable及びGPU_vtableを指示するよう変更される。【選択図】図1

Abstract translation: 要解决的问题：提供一种用于在计算平台的异构处理器之间共享的虚拟存储器中共享虚拟功能的技术。解决方案：用于从CPU 110访问共享对象131的CPU侧vtable指针用于确定 GPU_vtable表示存在GPU边表。 在共享虚拟存储器中生成不保持数据一致性的共享非相干区域。 存储在共享非相干区域中的CPU和GPU侧数据具有与CPU和GPU侧引用的地址相同的地址。 CPU侧数据的内容与GPU侧数据的内容不同，因为共享虚拟存储器130在运行时不保持一致性。 更改vptr以便指定存储在共享虚拟存储器130中的CPU_vtable和GPU_vtable。

公开(公告)号：JP2006031691A

公开(公告)日：2006-02-02

申请号：JP2005178287

申请日：2005-06-17

Applicant: Intel Corp ,  インテル・コーポレーション

Inventor： SAHA BRATIN ,  MERTEN MATTHEW ,  HAMMARLUND PER

IPC: G06F9/52 ,  G06F1/32 ,  G06F9/38 ,  G06F9/46 ,  G06F12/00

CPC classification number: G06F9/30021 ,  G06F9/30032 ,  G06F9/3004 ,  G06F9/30087 ,  G06F9/3857 ,  G06F9/526 ,  G06F2209/521

Abstract: PROBLEM TO BE SOLVED: To improve bottlenecking of resources, waste of memory bandwidth, compute bandwidth, microarchitectural resources and power which are generated when waiting for lock of a share resource between processors (or threads) to become available.
SOLUTION: A method, apparatus and system are provided for performing compare and exchange operations using a sleep-wakeup mechanism. According to one embodiment, an instruction at a processor is executed to help acquire a lock on behalf of the processor. If the lock is unavailable to be acquired by the processor, the instruction is put to sleep until an event has occurred.
COPYRIGHT: (C)2006,JPO&NCIPI

Abstract translation: 要解决的问题：为了改善资源的瓶颈，浪费存储器带宽，计算带宽，微架构资源和在等待处理器（或线程）之间的共享资源锁定可用时生成的功率。 解决方案：提供了一种使用睡眠唤醒机制进行比较和交换操作的方法，装置和系统。 根据一个实施例，执行处理器处的指令以帮助代表处理器获取锁定。 如果锁不能由处理器获取，则指令将进入休眠状态，直到发生事件为止。 版权所有（C）2006，JPO＆NCIPI

公开(公告)号：WO2014107143A3

公开(公告)日：2014-09-25

申请号：PCT/US2012059204

申请日：2012-10-08

Applicant: INTEL CORP ,  LEWIS BRIAN T ,  SAHA BRATIN

Inventor： LEWIS BRIAN T ,  SAHA BRATIN

IPC: G06F9/46

CPC classification number: G06F9/4843 ,  G06F9/467 ,  G06F9/4881

Abstract: An apparatus and method is described herein for adaptive thread scheduling in a transactional memory environment. A number of conflicts in a thread over time are tracked. And if the conflicts exceed a threshold, the thread may be delayed (adaptively scheduled) to avoid conflicts between competing threads. Moreover, a more complex version may track a number of transaction aborts within a first thread that are caused by a second thread over a period, as well as a total number of transactions executed by the first thread over the period. From the tracking, a conflict ratio is determined for the first thread with regard to the second thread. And when the first thread is to be scheduled, it may be delayed if the second thread is running and the conflict ratio is over a conflict ratio threshold.

Abstract translation: 这里描述了一种在事务存储器环境中的自适应线程调度的装置和方法。 跟踪线程中的一些冲突。 并且如果冲突超过阈值，线程可能被延迟（自适应调度），以避免竞争线程之间的冲突。 此外，更复杂的版本可以跟踪在一段时间内由第二线程引起的第一线程内的多个事务中止以及在该周期上由第一线程执行的事务的总数。 从跟踪中，针对第二线程确定第一线程的冲突比。 并且当第一个线程被调度时，如果第二个线程正在运行并且冲突比超过了冲突比阈值，它可能被延迟。

公开(公告)号：WO2011081719A3

公开(公告)日：2011-11-24

申请号：PCT/US2010056172

申请日：2010-11-10

Applicant: INTEL CORP ,  ADL-TABATABAI ALI-REZA ,  SAHA BRATIN ,  BASSIN VADIM ,  SHEAFFER GAD ,  GRAY JAN ,  GROVER VINOD ,  TAILLEFER MARTIN ,  LEVANONI YOSSI ,  DETLEFS DAVE ,  MAGRUDER MIKE ,  TOLTON MATT

Inventor： ADL-TABATABAI ALI-REZA ,  SAHA BRATIN ,  BASSIN VADIM ,  SHEAFFER GAD ,  GRAY JAN ,  GROVER VINOD ,  TAILLEFER MARTIN ,  LEVANONI YOSSI ,  DETLEFS DAVE ,  MAGRUDER MIKE ,  TOLTON MATT

IPC: G06F13/14 ,  G06F12/08

CPC classification number: G06F12/0815 ,  G06F9/467 ,  G06F11/141

Abstract: In one embodiment, the present invention includes a method for selecting a first transaction execution mode to begin a first transaction in a unbounded transactional memory (UTM) system having a plurality of transaction execution modes. These transaction execution modes include hardware modes to execute within a cache memory of a processor, a hardware assisted mode to execute using transactional hardware of the processor and a software buffer, and a software transactional memory (STM) mode to execute without the transactional hardware. The first transaction execution mode can be selected to be a highest performant of the hardware modes if no pending transaction is executing in the STM mode, otherwise a lower performant mode can be selected. Other embodiments are described and claimed.

Abstract translation: 在一个实施例中，本发明包括一种用于在具有多个事务执行模式的无界事务存储器（UTM）系统中选择开始第一事务的第一事务执行模式的方法。 这些事务执行模式包括在处理器的高速缓冲存储器内执行的硬件模式，使用处理器的事务硬件执行的硬件辅助模式以及软件缓冲器，以及在没有事务性硬件的情况下执行的软件事务存储器（STM）模式。 如果在STM模式下没有执行等待事务，则可以将第一事务执行模式选择为硬件模式的最高执行模式，否则可以选择较低的执行模式。 描述和要求保护其他实施例。

公开(公告)号：WO2007092422A2

公开(公告)日：2007-08-16

申请号：PCT/US2007003112

申请日：2007-02-06

Applicant: INTEL CORP ,  SAHA BRATIN ,  ADL-TABATABAI ALI-REZA ,  JACOBSON QUINN

Inventor： SAHA BRATIN ,  ADL-TABATABAI ALI-REZA ,  JACOBSON QUINN

CPC classification number: G06F13/4243 ,  G06F9/3834 ,  G06F9/466 ,  G06F9/526

Abstract: A method and apparatus for accelerating transactional execution. Barriers associated with shared memory lines referenced by memory accesses within a transaction are only invoked/executed the first time the shared memory lines are accessed within a transaction. Hardware support, such as a transaction field/transaction bits, are provided to determine if an access is the first access to a shared memory line during a pendancy of a transaction. Additionally, in an aggressive operational mode version numbers representing versions of elements stored in shared memory lines are not stored and validated upon commitment to save on validation costs. Moreover, even in a cautious mode, that stores version numbers to enable validation, validation costs may not be incurred, if eviction of accessed shared memory lines do not occur during execution of the transaction.

Abstract translation: 一种用于加速事务执行的方法和装置。 只有在事务中第一次访问共享内存条时，才会调用/执行与事务中的内存访问引用的共享内存条相关联的障碍。 提供诸如事务字段/事务位之类的硬件支持来确定访问是否是在事务挂起期间对共享存储器行的第一次访问。 另外，在积极的操作模式中，代表存储在共享存储器行中的元素的版本号的版本号在保存验证成本的承诺时不被存储和验证。 而且，即使在谨慎的模式下，存储版本号以启用验证，如果在执行交易期间没有发生访问的共享内存条的驱逐，则可能不会产生验证成本。