公开(公告)号：JP2007242003A

公开(公告)日：2007-09-20

申请号：JP2007028172

申请日：2007-02-07

Applicant: Intel Corp ,  インテル・コーポレーション

Inventor： JACOBSON QUINN ,  BRACY ANNE ,  WANG HONG ,  SHEN JOHN ,  HAMMARLUND PER ,  MERTEN MATTHEW ,  SRINIVAS SURESH ,  DOSHI KSHITIJ ,  CHINYA GAUTHAM ,  SAHA BRATIN ,  ADL-TABATABAI ALI-REZA ,  SHEAFFER GAD

IPC: G06F12/08

CPC classification number: G06F12/0815 ,  G06F11/3471 ,  G06F11/3648 ,  G06F12/0804 ,  G06F12/0817 ,  G06F12/0831 ,  G06F12/0842 ,  G06F12/145 ,  G06F2201/865

Abstract: PROBLEM TO BE SOLVED: To provide a method for efficiently check memory properties in a microprocessor system. SOLUTION: Attribute bits indicating that a program has recently checked that a block of memory is appropriate for the current portion of the program to access, indicating that the program has analyzed this block of memory by a performance monitoring tool, or having properties such as access right are included in a cache memory line, and correspond to only one software thread of the program having multisoftware threads. The attribute bits are used to check the memory state of an address used by the program. COPYRIGHT: (C)2007,JPO&INPIT

Abstract translation: 要解决的问题：提供一种用于有效地检查微处理器系统中的存储器特性的方法。 解决方案：指示程序最近检查一个存储器块是否适合于程序当前部分访问的属性位，指示程序已经由性能监视工具分析了该块存储器，或者具有属性 例如访问权被包括在高速缓存存储器行中，并且仅对应于具有多软件线程的程序的一个软件线程。 属性位用于检查程序使用的地址的内存状态。 版权所有（C）2007，JPO＆INPIT

公开(公告)号：JP2015028810A

公开(公告)日：2015-02-12

申请号：JP2014204987

申请日：2014-10-03

Applicant: インテル・コーポレーション ,  Intel Corp

Inventor： GROCHOWSKI EDWARD ,  SHEN JOHN ,  WANG HONG ,  ORENSTEIN DORON ,  SHEAFFER GAD ,  RONEN RONNY ,  ANNAVARAM MURALI

IPC: G06F15/78 ,  G06F9/50

CPC classification number: G06F9/3851 ,  G06F1/206 ,  G06F1/3203 ,  G06F1/329 ,  G06F9/3885 ,  G06F9/3891 ,  G06F9/3897 ,  Y02D10/16 ,  Y02D10/24 ,  Y02D50/20

Abstract: 【課題】スカラータスク及び並列タスクの双方においてうまく動作するマイクロプロセッサを提供する。【解決手段】スロットルモジュール110(又はスロットルロジック)が、現在実行されているプログラムに存在する並列性の量を求め、さまざまなコア120、130、140、150におけるそのプログラムのスレッドの実行を変更する。並列性の量が多い場合には、少ない電力を消費するように構成されたコアで多くの量のスレッドを実行するようにプロセッサを構成する。並列性の量が低い場合には、より大きなスカラー性能を得るように構成されたコアで少ない量のスレッドを実行するようにプロセッサを構成する。【選択図】図1

Abstract translation: 要解决的问题：提供对标量任务和并行任务有利地操作的微处理器。解决方案：节流模块110（或节气门逻辑）确定当前执行程序中存在的并行度量，并且改变线程的执行 该程序在各种核心120,130,140,​​150上。如果并行量大，则处理器被配置为在被配置为消耗更少功率的核上运行更大量的线程。 如果并行数量很小，则处理器被配置为在配置为更高标量性能的内核上运行较少量的线程。

公开(公告)号：JP2014059920A

公开(公告)日：2014-04-03

申请号：JP2014000371

申请日：2014-01-06

Applicant: Intel Corp ,  インテル コーポレイション

Inventor： WANG HONG ,  SHEN JOHN ,  ZHANG HONG ,  HANKINS RICHARD ,  HAMMARLUND PER ,  DION ROGERS ,  CHINYA GAUTHAM ,  PATEL BAIJU ,  KAUSHIK SHIV ,  BIGBEE BRYANT ,  SHEAFFER GAD ,  TALGAM YOAV ,  YOSEF YUVAL ,  HELD JAMES P

IPC: G06F9/38

CPC classification number: G06F9/30145 ,  G06F9/30 ,  G06F9/30181 ,  G06F9/3877 ,  G06F9/3879 ,  G06T1/20

Abstract: PROBLEM TO BE SOLVED: To provide a method, apparatus, system that enables effective communication between instruction set architecture-based sequencers having heterogeneous resources.SOLUTION: The method comprises: directly communicating a request from a user-level application to an accelerator coupled to a first instruction sequencer via the first instruction sequencer, where the accelerator comprises a heterogeneous resource with respect to the first instruction sequencer; providing the request to the accelerator via an exo-skeleton associated with the accelerator; and performing a first function in the accelerator in response to the request in parallel with a second function in the first instruction sequencer.

Abstract translation: 要解决的问题：提供一种使得能够在具有异构资源的指令集体系结构的定序器之间有效通信的方法，装置，系统。解决方案：该方法包括：将来自用户级应用的请求直接传达到耦合到 所述第一指令定序器经由所述第一指令定序器，其中所述加速器包括相对于所述第一指令定序器的异质资源; 通过与加速器相关联的外部骨架向加速器提供请求; 以及响应于与第一指令定序器中的第二功能并行的请求在加速器中执行第一功能。

公开(公告)号：JP2013218721A

公开(公告)日：2013-10-24

申请号：JP2013123127

申请日：2013-06-11

Applicant: Intel Corp ,  インテル・コーポレーション

Inventor： GROCHOWSKI EDWARD ,  SHEN JOHN ,  WANG HONG ,  ORENSTEIN DORON ,  SHEAFFER GAD ,  RONEN RONNY ,  ANNAVARAM MURALI

IPC: G06F15/78 ,  G06F1/28 ,  G06F1/32 ,  G06F9/50

CPC classification number: G06F9/3851 ,  G06F1/206 ,  G06F1/3203 ,  G06F1/329 ,  G06F9/3885 ,  G06F9/3891 ,  G06F9/3897 ,  Y02D10/16 ,  Y02D10/24 ,  Y02D50/20

Abstract: PROBLEM TO BE SOLVED: To provide a microprocessor that varies an energy amount which is consumed by processing each instruction according to the amount of available parallelism, in software programs for both a scalar task and a parallel task.SOLUTION: In a device and a method for changing a configuration of a multi-core processor, a throttle module (or a throttle logic) can determine the amount of parallelism present in a program being currently executed, and change execution of threads of the program on various cores. When the amount of the parallelism is large, the processor can be configured to run a larger amount of the threads on cores configured to consume less power. When the amount of the parallelism is small, the processor can be configured to run a smaller amount of the threads on cores configured to acquire greater scalar performance.

Abstract translation: 要解决的问题：提供一种在标量任务和并行任务的软件程序中提供根据可用并行度量来改变处理每个指令所消耗的能量的微处理器。解决方案：在设备和方法 为了改变多核处理器的配置，节流模块（或节气门逻辑）可以确定当前执行的程序中存在的并行度量，并且改变程序在各种核心上的线程的执行。 当并行量大时，处理器可以配置为在配置为消耗更少功率的内核上运行更大量的线程。 当并行量小时，可以将处理器配置为在配置为获取更高标量性能的核心上运行较少量的线程。

公开(公告)号：JP2010092483A

公开(公告)日：2010-04-22

申请号：JP2009232857

申请日：2009-10-06

Applicant: Intel Corp ,  インテル・コーポレーション

Inventor： GROCHOWSKI EDWARD ,  SHEN JOHN ,  WANG HONG ,  ORENSTEIN DORON ,  SHEAFFER GAD ,  RONEN RONNY ,  ANNAVARAM MURALI

IPC: G06F15/78 ,  G06F9/50 ,  G06F15/80

CPC classification number: G06F9/3851 ,  G06F1/206 ,  G06F1/3203 ,  G06F1/329 ,  G06F9/3885 ,  G06F9/3891 ,  G06F9/3897 ,  Y02D10/16 ,  Y02D10/24 ,  Y02D50/20

Abstract: PROBLEM TO BE SOLVED: To provide a microprocessor that operates well on both a scalar task and a parallel task. SOLUTION: A method and apparatus for changing the configuration of a multi-core processor is disclosed. A throttle module (or throttle logic) 210 may determine the amount of parallelism present in the currently-executing program, and change the execution of the threads of that program on the various cores. If the amount of parallelism is high, then the processor may be configured to run a larger amount of threads on cores configured to consume less power. If the amount of parallelism is low, then the processor may be configured to run a smaller amount of threads on cores configured for greater scalar performance. COPYRIGHT: (C)2010,JPO&INPIT

Abstract translation: 要解决的问题：提供在标量任务和并行任务两者上运行良好的微处理器。 解决方案：公开了一种用于改变多核处理器的配置的方法和装置。 节气门模块（或节气门逻辑）210可以确定当前执行的程序中存在的并行度的量，并且改变该程序的线程在各种核心上的执行。 如果并行量高，则处理器可以被配置为在被配置为消耗较少功率的核上运行更大量的线程。 如果并行量较低，则处理器可能被配置为在配置为更高标量性能的核心上运行较少量的线程。 版权所有（C）2010，JPO＆INPIT

公开(公告)号：JP2011210275A

公开(公告)日：2011-10-20

申请号：JP2011123762

申请日：2011-06-01

Applicant: Intel Corp ,  インテル・コーポレーション

Inventor： GROCHOWSKI EDWARD ,  SHEN JOHN ,  WANG HONG ,  ORENSTEIN DORON ,  SHEAFFER GAD ,  RONEN RONNY ,  ANNAVARAM MURALI

IPC: G06F15/78 ,  G06F1/26 ,  G06F1/32 ,  G06F9/50

CPC classification number: G06F9/3851 ,  G06F1/206 ,  G06F1/3203 ,  G06F1/329 ,  G06F9/3885 ,  G06F9/3891 ,  G06F9/3897 ,  Y02D10/16 ,  Y02D10/24 ,  Y02D50/20

Abstract: PROBLEM TO BE SOLVED: To provide a microprocessor that works well in both a scalar task and a parallel task.SOLUTION: In a method for changing a configuration of a multi-core processor, a throttle module may determine the amount of parallelism present in the currently-executing program, and change the execution of the threads of that program on the various cores. When the amount of parallelism is high, the processor may be configured to run a larger amount of threads on cores configured to consume less power. When the amount of parallelism is low, the processor may be configured to run a smaller amount of threads on cores configured for greater scalar performance.

Abstract translation: 要解决的问题：提供在标量任务和并行任务中工作良好的微处理器。解决方案：在改变多核处理器的配置的方法中，节流模块可以确定存在于 当前正在执行的程序，并改变该程序的线程在各种核心上的执行。 当并行量高时，处理器可以被配置为在配置成消耗更少功率的核上运行更大量的线程。 当并行量低时，处理器可能被配置为在配置为更高标量性能的核心上运行较少量的线程。

公开(公告)号：JP2011146077A

公开(公告)日：2011-07-28

申请号：JP2011101385

申请日：2011-04-28

Applicant: Intel Corp ,  インテル コーポレイション

Inventor： WANG HONG ,  SHEN JOHN ,  ZHANG HONG ,  HANKINS RICHARD ,  HAMMARLUND PER ,  RODGERS DION ,  CHINYA GAUTHAM ,  PATEL BAIJU ,  KAUSHIK SHIV ,  BIGBEE BRYANT ,  SHEAFFER GAD ,  TALGAM YOAV ,  YOSEF YUVAL ,  HELD JAMES P

IPC: G06F9/38

CPC classification number: G06F9/30145 ,  G06F9/30 ,  G06F9/30181 ,  G06F9/3877 ,  G06F9/3879 ,  G06T1/20

Abstract: PROBLEM TO BE SOLVED: To provide a method, a device, and a system for performing effective communication between instruction set architecture-based sequencers having heterogeneous resources. SOLUTION: The method includes: a step in which a first instruction sequencer is connected from a user-level application via the first instruction sequencer and a request is directly communicated to an accelerator having a heterogeneous resource with respect to the instruction sequencer; a step of providing the accelerator with the request via an exoskeleton related to the accelerator; and a step of performing a first function in parallel to a second function in the first instruction sequencer in response to the request in the accelerator. COPYRIGHT: (C)2011,JPO&INPIT

Abstract translation: 要解决的问题：提供一种用于在具有异构资源的指令集体系结构的定序器之间执行有效通信的方法，设备和系统。 该方法包括：第一指令定序器经由第一指令定序器从用户级应用连接并且请求直接传送到相对于指令定序器具有异构资源的加速器的步骤; 通过与加速器有关的外骨骼提供加速器请求的步骤; 以及响应于加速器中的请求，在第一指令定序器中执行与第二功能并行的第一功能的步骤。 版权所有（C）2011，JPO＆INPIT

公开(公告)号：JP2007183943A

公开(公告)日：2007-07-19

申请号：JP2006348294

申请日：2006-12-25

Applicant: Intel Corp ,  インテル コーポレイション

Inventor： WANG HONG ,  SHEN JOHN ,  ZHANG HONG ,  HANKINS RICHARD ,  HAMMARLUND PER ,  RODGERS DION ,  CHINYA GAUTHAM ,  PATEL BAIJU ,  KAUSHIK SHIV ,  BIGBEE BRYANT ,  SHEAFFER GAD ,  TALGAM YOAV ,  YOSEF YUVAL ,  HELD JAMES P

IPC: G06F9/38 ,  G06F9/50

CPC classification number: G06F9/30145 ,  G06F9/30 ,  G06F9/30181 ,  G06F9/3877 ,  G06F9/3879 ,  G06T1/20

Abstract: PROBLEM TO BE SOLVED: To provide a method, a device, and a system allowing effective communication between respective instruction set architecture base sequencers having heterogeneous resources. SOLUTION: This method is constructed of steps for: directly transmitting a request to an accelerator, which is connected via a first instruction sequencer and has heterogeneous resources about the first instruction sequencer, from a user level application to the first instruction sequencer; offering the request to the accelerator via an exoskeleton about the accelerator; and executing a first function in the accelerator in response to the request in parallel to a second function in the first instruction sequencer. COPYRIGHT: (C)2007,JPO&INPIT

Abstract translation: 要解决的问题：提供一种允许具有异构资源的各个指令集架构基本定序器之间有效通信的方法，设备和系统。 解决方案：该方法由以下步骤构成：用于通过第一指令定序器将与第一指令定序器相关的异构资源从用户级应用程序直接传送到加速器的请求到第一指令定序器; 通过关于加速器的外骨骼向加速器提出要求; 以及响应于与第一指令定序器中的第二功能并行的请求，在加速器中执行第一功能。 版权所有（C）2007，JPO＆INPIT

公开(公告)号：WO2011081718A2

公开(公告)日：2011-07-07

申请号：PCT/US2010056142

申请日：2010-11-10

Applicant: INTEL CORP ,  ADL-TABATABAI ALI-REZA ,  NI YANG ,  SAHA BRATIN ,  CALLAHAN DAVID ,  BASSIN VADIM ,  SHEAFFER GAD

Inventor： ADL-TABATABAI ALI-REZA ,  NI YANG ,  SAHA BRATIN ,  CALLAHAN DAVID ,  BASSIN VADIM ,  SHEAFFER GAD

IPC: G06F9/06 ,  G06F3/06 ,  G06F9/22 ,  G06F9/46

CPC classification number: G06F12/0811 ,  G06F9/3004 ,  G06F9/30087 ,  G06F9/466 ,  G06F9/467 ,  G06F9/52 ,  G06F12/0815 ,  G06F12/0831 ,  G06F12/0833 ,  G06F12/1027 ,  G06F2212/621

Abstract: In one embodiment, the present invention includes a method for executing a transactional memory (TM) transaction in a first thread, buffering a block of data in a first buffer of a cache memory of a processor, and acquiring a write monitor on the block to obtain ownership of the block at an encounter time in which data at a location of the block in the first buffer is updated. Other embodiments are described and claimed.

Abstract translation: 在一个实施例中，本发明包括一种用于在第一线程中执行事务存储器（TM）事务，缓冲处理器的高速缓冲存储器的第一缓冲器中的数据块以及获取块上的写监控器以 在更新第一缓冲器中的块的位置处的数据的相遇时间处获得该块的所有权。 描述并要求保护其他实施例。

公开(公告)号：WO2011081704A3

公开(公告)日：2011-08-18

申请号：PCT/US2010054219

申请日：2010-10-27

Applicant: INTEL CORP ,  YAMADA KOICHI ,  SHEAFFER GAD ,  GRAY JAN ,  WANG LANDY ,  TAILLEFER MARTIN ,  KISHAN ARUN ,  ADL-TABATABAI ALI-REZA ,  CALLAHAN DAVID

Inventor： YAMADA KOICHI ,  SHEAFFER GAD ,  GRAY JAN ,  WANG LANDY ,  TAILLEFER MARTIN ,  KISHAN ARUN ,  ADL-TABATABAI ALI-REZA ,  CALLAHAN DAVID

IPC: G06F9/44 ,  G06F9/24 ,  G06F9/30 ,  G06F13/14

CPC classification number: G06F9/3834 ,  G06F9/30076 ,  G06F9/3836 ,  G06F9/3851 ,  G06F9/3857 ,  G06F9/3861 ,  G06F9/461 ,  G06F9/467 ,  G06F9/4812 ,  G06F2209/481

Abstract: In one embodiment, the present invention includes a method for receiving control in a kernel mode via a ring transition from a user thread during execution of an unbounded transactional memory (UTM) transaction, updating a state of a transaction status register (TSR) associated with the user thread and storing the TSR with a context of the user thread, and later restoring the context during a transition from the kernel mode to the user thread. In this way, the UTM transaction may continue on resumption of the user thread. Other embodiments are described and claimed.

Abstract translation: 在一个实施例中，本发明包括一种用于在执行无界事务存储器（UTM）事务期间经由来自用户线程的环过渡来以内核模式接收控制的方法，更新与事务状态寄存器（TSR）相关联的状态 用户线程并将TSR与用户线程的上下文一起存储，并且稍后在从内核模式到用户线程的转换期间恢复上下文。 通过这种方式，UTM事务可以继续恢复用户线程。 描述并要求保护其他实施例。