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公开(公告)号：CN116759422A
公开(公告)日：2023-09-15
申请号：CN202310956985.4
申请日：2023-07-31
Applicant: 华虹半导体(无锡)有限公司 , 上海华虹宏力半导体制造有限公司
IPC: H01L27/02
Abstract: 本发明提供一种静电保护器件，包括衬底；位于衬底上方的N型埋层和P型埋层；位于N型埋层和所述P型埋层上方的外延层；位于外延层中且N型埋层上方从左至右间隔交错排列的N阱和P阱；N阱通过N深阱与N型埋层短接在一起，位于N型埋层上方左右两端位置的N阱中设有N+区和P+区，其余N阱中设有P+区，P阱中设有P+区，各个区之间皆设有浅沟槽隔离；设有N+区和P+区的N阱为基区，从基区的N+区中引出接高压；N阱中的P+区为发射区接高压；P阱为集电区，从P+区中引出接低压。本发明器件的维持电压和触发电压基本一致，无闩锁风险，而且可以通过调整N阱和P阱的数量和距离满足不同等级的ESD性能需求，获得不同的触发电压，能够更好地实现ESD保护作用。
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公开(公告)号：CN115513200A
公开(公告)日：2022-12-23
申请号：CN202211184981.0
申请日：2022-09-27
Applicant: 上海华虹宏力半导体制造有限公司 , 华虹半导体(无锡)有限公司
IPC: H01L27/02
Abstract: 本发明提出了一种LVTSCR结构的制备方法，应用于低压ESD器件中。在本发明提供的LVTSCR器件的制造方法中，其在常规的LVTSCR器件结构的基础上，在该器件的相邻的P型深阱和N型深阱交界区域内分别形成并列且相隔预设可调间距的P型重掺杂离子区和N型重掺杂离子区，并在所述离子类型不同的重掺杂离子区所对应的半导体衬底的表面上形成阻挡层SB，通过调节相隔预设可调间距的宽度，可以改变增加的离子类型不同的重掺杂离子区之间的电荷空间区，从而使LVTSCR器件具备更低的触发电压，进而实现对1.1V～2.5V低压电路的ESD保护，有效提高ESD保护能力。
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公开(公告)号：CN115377222A
公开(公告)日：2022-11-22
申请号：CN202211185526.2
申请日：2022-09-27
Applicant: 上海华虹宏力半导体制造有限公司 , 华虹半导体(无锡)有限公司
IPC: H01L29/78 , H01L29/06 , H01L21/336
Abstract: 本发明提出了一种NLDMOS结构的制备方法，应用于高维持电压ESD器件。在本发明提供的NLDMOS器件的制造方法中，其在常规的ESD NLDMOS器件结构的基础上，在该器件的源区重掺杂N型区和栅极之间的沟道处注入P型离子，形成P型注入区，所注入的P型离子可以是轻掺杂型的，也可以是重掺杂型的。形成的P型注入区可以使ESD电流更多的从下方P型深阱流向源区S端的重掺杂N型区，得到更深的ESD电流路径而提高维持电压，使得NLDMOS的NPN开启更加均匀，避免了闩锁效应(latch‑up)产生的风险，并最终提高了ESDNLDMOS器件的静电保护ESD能力。
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公开(公告)号：CN114497191A
公开(公告)日：2022-05-13
申请号：CN202210092972.2
申请日：2022-01-26
Applicant: 上海华虹宏力半导体制造有限公司
Inventor： 韦敏侠
IPC: H01L29/08 , H01L29/06 , H01L29/73 , H01L29/735 , H01L27/02
Abstract: 本发明公开了一种静电保护器件，包括至少一个三极管形成，三极管包括：具有第一导电类型掺杂的第一阱区；具有第二导电类型掺杂的第二漂移区；第一阱区和第二漂移区横向接触并形成第一接触面；在第一阱区的表面选定区域中形成有第二导电类型重掺杂的第一扩散区，第一扩散区和第一接触面之间具有第一间距；在第二漂移区的表面选定区域中形成有第二导电类型重掺杂的第二扩散区，第二扩散区和第一接触面之间具有第二间距；在第一扩散区的远离第一接触面一侧的第一阱区的表面的选定区域中形成有第一导电类型重掺杂的第三扩散区；在第二扩散区底部还形成有第二导电类型的第三阱区。本发明能器件的击穿电压得到保持和提升同时提升静电保护能力。
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公开(公告)号：CN111987094A
公开(公告)日：2020-11-24
申请号：CN202011049234.7
申请日：2020-09-29
Applicant: 上海华虹宏力半导体制造有限公司
Inventor： 韦敏侠
IPC: H01L27/02
Abstract: 本发明公开了一种高压ESD结构，是平面版图呈圆角矩形的MOS管结构，其漏区位于圆角矩形的中心区域；在俯视平面上将所述的圆角矩形划分为顶部圆角以及底部圆角；在顶部圆角的弧形区域，具有重掺杂N型区及重掺杂P型区，互相平行且抵靠接触；将漏区划分为顶部漏区及底部漏区，顶部漏区中包含有接触区，有源区的边界在接触区之外，与接触区间隔一段距离；底部漏区包含有重掺杂N型注入区，所述重掺杂N型注入区的宽度小于有源区；处于最底端的漏区中不具有接触孔，靠近中心区域的漏区中具有两列接触孔；在底部圆角区域，其重掺杂N型区与重掺杂P型区抵靠接触，且重掺杂N型区与有源区边界重叠。本发明器件结构能提高ESD能力。
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Patent Agency Ranking
公开(公告)号：CN102509725B
公开(公告)日：2016-06-29
申请号：CN201110342181.2
申请日：2011-11-02
Applicant: 上海华虹宏力半导体制造有限公司
IPC: H01L23/544 , G01N27/00 , G01R27/02
Abstract: 本发明提供了一种监控用于集成无源器件的半导体衬底测试结构和测试方法。根据本发明的监控用于集成无源器件的半导体衬底的测试结构包括：分别连接至电感电容电阻测试仪的两端的所述半导体衬底上的半导体电路的顶层金属层中的相隔特定距离的第一金属线与第二金属线，其中在所述电感电容电阻测试仪的一端加测试信号来获取C-V曲线，并且通过所述C-V曲线判断半导体衬底的掺杂浓度。根据该监控用于集成无源器件的半导体衬底的测试结构，C-V曲线反应了金属-氧化物-衬底电容器的特征，而金属-氧化物-衬底电容器的特征是随着半导体衬底掺杂浓度的变化而变化的，从而该C-V曲线反应了半导体衬底掺杂浓度。进而，可以通过半导体衬底掺杂浓度来判断半导体衬底的电阻率的变化。
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公开(公告)号：CN114497191B
公开(公告)日：2025-05-02
申请号：CN202210092972.2
申请日：2022-01-26
Applicant: 上海华虹宏力半导体制造有限公司
Inventor： 韦敏侠
Abstract: 本发明公开了一种静电保护器件，包括至少一个三极管形成，三极管包括：具有第一导电类型掺杂的第一阱区；具有第二导电类型掺杂的第二漂移区；第一阱区和第二漂移区横向接触并形成第一接触面；在第一阱区的表面选定区域中形成有第二导电类型重掺杂的第一扩散区，第一扩散区和第一接触面之间具有第一间距；在第二漂移区的表面选定区域中形成有第二导电类型重掺杂的第二扩散区，第二扩散区和第一接触面之间具有第二间距；在第一扩散区的远离第一接触面一侧的第一阱区的表面的选定区域中形成有第一导电类型重掺杂的第三扩散区；在第二扩散区底部还形成有第二导电类型的第三阱区。本发明能器件的击穿电压得到保持和提升同时提升静电保护能力。
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公开(公告)号：CN102854398B
公开(公告)日：2016-12-21
申请号：CN201210304221.9
申请日：2012-08-23
Applicant: 上海华虹宏力半导体制造有限公司
Inventor： 韦敏侠
Abstract: 一种寄生电容的测量方法，包括：提供被测半导体结构；调节所述被测半导体结构的测试条件，使所述被测半导体结构的沟道区处于反型区，分别测量所述半导体衬底与栅极结构之间的第一寄生电容，以及所述半导体衬底与栅电极层之间的第二电容；利用所述第一寄生电容和第二寄生电容，计算所述半导体衬底与栅极金属插塞之间的第三寄生电容。利用本发明所提供的测量方法，只需一个被测半导体结构，即可测量得到所述半导体结构的各项寄生电容值，相较于现有技术中的测量方法，降低了对版图尺寸的要求。
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公开(公告)号：CN103197222B
公开(公告)日：2016-04-06
申请号：CN201310096185.6
申请日：2013-03-22
Applicant: 上海华虹宏力半导体制造有限公司
Inventor： 韦敏侠
Abstract: 一种晶体管漏电流的测试方法，包括：提供第一测试区域，第一测试区域包括晶体管和测试焊点，晶体管和所述测试焊点连接；对第一测试区域的测试焊点进行测试，获得晶体管的漏电流总值；提供第二测试区域，第二测试区域包括晶体管和测试焊点，第二测试区域中的晶体管、测试焊点与第一测试区域中的晶体管、测试焊点的布局和结构均相同，第二测试区域中与晶体管漏极对应的测试焊点和晶体管的漏极断开；对第二测试区域的测试焊点进行测试，获得寄生电流值；晶体管的漏电流值等于漏电流总值减去寄生电流值。采用本发明的方法获得的晶体管的漏电流参数值测试结果精确，而且方法简单，不影响整个晶体管工艺的进行，对芯片没有任何损伤。
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公开(公告)号：CN111987094B
公开(公告)日：2023-10-20
申请号：CN202011049234.7
申请日：2020-09-29
Applicant: 上海华虹宏力半导体制造有限公司
Inventor： 韦敏侠
IPC: H01L27/02
Abstract: 本发明公开了一种高压ESD结构，是平面版图呈圆角矩形的MOS管结构，其漏区位于圆角矩形的中心区域；在俯视平面上将所述的圆角矩形划分为顶部圆角以及底部圆角；在顶部圆角的弧形区域，具有重掺杂N型区及重掺杂P型区，互相平行且抵靠接触；将漏区划分为顶部漏区及底部漏区，顶部漏区中包含有接触区，有源区的边界在接触区之外，与接触区间隔一段距离；底部漏区包含有重掺杂N型注入区，所述重掺杂N型注入区的宽度小于有源区；处于最底端的漏区中不具有接触孔，靠近中心区域的漏区中具有两列接触孔；在底部圆角区域，其重掺杂N型区与重掺杂P型区抵靠接触，且重掺杂N型区与有源区边界重叠。本发明器件结构能提高ESD能力。
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