公开(公告)号：CN116088791A

公开(公告)日：2023-05-09

申请号：CN202211440898.5

申请日：2022-11-17

Applicant: 东南大学

Inventor： 黄冰彬 ,  缪杰豪 ,  李京瑞 ,  柏济舟 ,  鲍开轩 ,  许威

IPC: G06F7/485

Abstract: 本发明公开了一种可分块的浮点数并行化加法运算方法，包括如下步骤：基于IEEE754的浮点数表示方式，设计一种可以分块的低精度存储方式，能够通过自定义浮动块位数来对浮点数的尾数部分进行分块，利用FPGA能够并行处理的特点，在尾数求和过程中，同时对加数存储池各个列表中的浮动块进行加法运算，从而达到提升计算效率的作用。本发明实现简单，能够在计算误差基本不变的情况下，有效降低计算复杂度，减少计算所产生的时延，大幅提升计算的效率，并且能够调整分块位数，根据具体应用需求，权衡性能与精度。

公开(公告)号：CN116028012A

公开(公告)日：2023-04-28

申请号：CN202310150953.5

申请日：2023-02-22

Applicant: 东南大学

Inventor： 李京瑞 ,  柏济舟 ,  缪杰豪 ,  黄冰彬 ,  鲍开轩 ,  许威

IPC: G06F7/53

Abstract: 本发明公开了一种基于FPGA的浮点数并行化乘法运算方法，包括如下步骤：基于IEEE754不同精度下的表示，设计一种可以分块的低精度存储方式，其中包括指数块与浮动块的设计；然后设计任意可变位数的浮动块定点加法，通过乘法池的方式实现可变位数的浮动块定点乘法；接着利用FPGA，通过异或运算与定点加法，得到被乘数和乘数之间符号位与指数位的乘法计算结果，通过定点乘法，得到被乘数和乘数尾数位的乘法计算结果；最后将所得的乘法计算结果规格化。本发明能够有效的应用于存内计算当中，随着分块数量增多，可以显著降低数据的计算时延，并且可变的精度可以提升计算的灵活度。