公开(公告)号：CN102768506B

公开(公告)日：2015-01-07

申请号：CN201210248903.2

申请日：2012-07-18

Applicant: 复旦大学

Inventor： 来金梅 ,  李华冈 ,  王元 ,  王键 ,  王臻

IPC: G05B19/05

Abstract: 本发明属于电子技术领域，具体为一种带有时序约束的FPGA时序驱动布局方法。本发明的布局方法中，提出了四类时序约束：时钟周期约束、输入输出延迟约束、特定时序路径约束和线网最大延迟约束。处理四类时序约束延迟的主要思想就是将这些时序约束的信息添加到时序分析这一步，进而作为最终代价函数的一部分处理。本发明能处理用户设定的时序约束，极大地增加了FPGA时序布局算法的灵活性，同时能保证布局算法的正确性。

公开(公告)号：CN102768506A

公开(公告)日：2012-11-07

申请号：CN201210248903.2

申请日：2012-07-18

Applicant: 复旦大学

Inventor： 来金梅 ,  李华冈 ,  王元 ,  王键 ,  王臻

IPC: G05B19/05

Abstract: 本发明属于电子技术领域，具体为一种带有时序约束的FPGA时序驱动布局方法。本发明的布局方法中，提出了四类时序约束：时钟周期约束、输入输出延迟约束、特定时序路径约束和线网最大延迟约束。处理四类时序约束延迟的主要思想就是将这些时序约束的信息添加到时序分析这一步，进而作为最终代价函数的一部分处理。本发明能处理用户设定的时序约束，极大地增加了FPGA时序布局算法的灵活性，同时能保证布局算法的正确性。