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公开(公告)号：CN109902041A
公开(公告)日：2019-06-18
申请号：CN201910180283.5
申请日：2019-03-11
Applicant: 中国核动力研究设计院
Inventor： 吴志强 , 马权 , 王远兵 , 赵洋 , 韩文兴 , 余波 , 蒋维 , 孙福海 , 张文帅 , 魏荣超 , 陈达其 , 徐孝芬 , 水璇璇 , 黄俊 , 潘智力 , 李晓龙 , 李昆
IPC: G06F13/16
Abstract: 本发明公开了一种用于核电厂多样化系统的基于FPGA的SDRAM驱动器设计方法，本发明基于FPGA进行SDRAM驱动器设计，充分利用FPGA的高速、并行、片上块状RAM多等特点，使用了横向地址生成方法，使得对SDRAM的数据访问速度提升明显。另外，本发明提供完善的控制机制和接口缓冲功能。本发明使得核电厂多样化系统中使用SDRAM的数据存取性能显著提升，有效减小了上层应用功能的时间开销、降低了设计复杂度，提高了系统的整体性能。
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公开(公告)号：CN109743337A
公开(公告)日：2019-05-10
申请号：CN201910213875.2
申请日：2019-03-20
Applicant: 中国核动力研究设计院
Inventor： 马权 , 曾少立 , 吴志强 , 李晓龙 , 韩文兴 , 余波 , 蒋维 , 黄俊 , 潘智力 , 刘国海 , 钟科 , 赵洋 , 陈达其 , 马宇 , 董长龙 , 孙福海 , 李昆
IPC: H04L29/06
Abstract: 本发明公开了在核安全级DCS系统中基于TCP协议的下装通讯方法，包括以下操作：待工程师站组态生成的下装二进制文件传输到安全级DCS系统中的现场控制站后，对现场控制站中装载后的下装数据进行回读，对回读的下装数据与下装二进制文件的原始文件数据进行一致性比较。
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公开(公告)号：CN108986759A
公开(公告)日：2018-12-11
申请号：CN201810841778.3
申请日：2018-07-27
Applicant: 中国核动力研究设计院
IPC: G09G3/36
CPC classification number: G09G3/36
Abstract: 本发明公开了一种用于核电厂安全级DCS系统的图形显示系统，所述系统包括：总线接口、FGPU功能块、BUFFER0、BUFFER1；其中：总线接口用于实现系统与外部的其他处理器接口；FGPU功能块用于时序控制、绘图任务调度、控制指令状态译码，以及对LCD显示刷新控制；BUFFER0和BUFFER1用于生成图形数据，执行对静态随机存取存储器SRAM0和SRAM1的访问控制；解决了现有核电厂安全级DCS系统的图形显示控制的不足，实现了系统接口灵活，功能完善，设计开源，架构开放，硬件设计简化的技术效果。
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公开(公告)号：CN113568390B
公开(公告)日：2021-12-14
申请号：CN202111104165.X
申请日：2021-09-22
Applicant: 中国核动力研究设计院
IPC: G05B19/418
Abstract: 本发明公开了一种基于多级处理器的DCS系统动态分层通信方法及系统，包括以下步骤：获取多级处理器中多个处理器的性能指标；获取性能指标差值d；在性能指标差值d大于或等于阈值D时，对应存在业务交互的两个处理器中，性能指标高的处理器按照层次优先级执行处理性能指标低的处理器的至少一个功能，性能指标低的处理器停止执行对应功能。本发明的目的在于提供一种基于多级处理器的DCS系统动态分层通信方法及系统，通过这种方法，DCS系统的各节点中的多级处理器根据相邻处理器的处理性能指标进行判断，动态调整各自所承担的通信任务，有效的解决了因为单个处理器的性能下降导致通信质量降低的问题。
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公开(公告)号：CN112327766A
公开(公告)日：2021-02-05
申请号：CN202011130846.9
申请日：2020-10-21
Applicant: 中国核动力研究设计院
IPC: G05B19/418
Abstract: 本发明公开了一种核安全级DCS系统的高频脉冲计数系统及测量方法，本发明的系统包括可编程逻辑器件；其中，所述可编程逻辑器件获取两路冗余的待测试脉冲输入信号；所述可编程逻辑器件采用测周法来测量0Hz～1000Hz频率范围的脉冲信号；所述可编程逻辑器件采用测频法来测量1000Hz～1MHz频率范围的脉冲信号。本发明基于可编逻辑器件，根据脉冲频率范围采用不同的频率测量方法来测量不同量程范围内的脉冲信号，能够保证不同量程范围内的测量精度以及核仪控系统的高可靠性。
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Patent Agency Ranking
公开(公告)号：CN112201378A
公开(公告)日：2021-01-08
申请号：CN202011130715.0
申请日：2020-10-21
Applicant: 中国核动力研究设计院
Abstract: 本发明公开了基于核电厂DCS平台的热备切换方法，涉及安全级数字化控制领域，其技术方案要点是：包括两个主控模块，两个主控模块之间通过硬接线连接，并根据FPGA实时高效并行操作实现主用与备用主控模块之间交互状态；主用主控模块通过数据链路发送同步数据至备用主控模块；备用主控模块根据同步数据覆盖自身相应数据区，并跟随主用主控模块运行；将主用与备用主控模块的运行状态进行对比，并以择优状态判断是否需要主备切换；若需要，则主用主控模块将系统控制权及时转移给功能完备的备用主控模块完成主备切换。本发明利用FPGA高效快速并行的优点，并基于系统主备标识唯一实现方法和真值表逻辑判别主备方法，保证了系统中主设备不存在失效情况。
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公开(公告)号：CN106933542B
公开(公告)日：2019-06-07
申请号：CN201710204547.7
申请日：2017-03-31
Applicant: 中国核动力研究设计院
Abstract: 本发明公开了一种用于核电厂DCS系统的基于FPGA的DMA协处理器包括CPU，CPU通过EMIF总线与DMA协处理器互联，DMA协处理器通过另外两组EMIF总线分别与Flash，SRAM和GPU连接，其中Flash和GPU存储设备共享地址总线和数据总线。CPU对DMA协处理器发出DMA指令，并同时以透传的方式，将上层软件的图形组态数据下装到Flash；将动态数据写入SRAM；在上电初始化后配置GPU的工作参数。DMA协处理器：包括Flash驱动逻辑、SRAM驱动逻辑、GPU驱动逻辑、数据缓存逻辑以及总线切换逻辑，通过EMIF总线切换为CPU提供访问Flash、SRAM或GPU的通道。
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公开(公告)号：CN106933542A
公开(公告)日：2017-07-07
申请号：CN201710204547.7
申请日：2017-03-31
Applicant: 中国核动力研究设计院
Abstract: 本发明公开了一种用于核电厂DCS系统的基于FPGA的DMA协处理器包括CPU，CPU通过EMIF总线与DMA协处理器互联，DMA协处理器通过另外两组EMIF总线分别与Flash，SRAM和GPU连接，其中Flash和GPU存储设备共享地址总线和数据总线。CPU对DMA协处理器发出DMA指令，并同时以透传的方式，将上层软件的图形组态数据下装到Flash；将动态数据写入SRAM；在上电初始化后配置GPU的工作参数。DMA协处理器：包括Flash驱动逻辑、SRAM驱动逻辑、GPU驱动逻辑、数据缓存逻辑以及总线切换逻辑，通过EMIF总线切换为CPU提供访问Flash、SRAM或GPU的通道。
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公开(公告)号：CN118092790B
公开(公告)日：2025-03-04
申请号：CN202311866950.8
申请日：2023-12-28
Applicant: 中国核动力研究设计院
IPC: G06F3/06 , G06F18/241 , G06F9/455
Abstract: 本发明公开了一种用于虚拟SVDU的过程数据存取方法及系统，过程数据存取方法将SVDU中的多种过程数据分为人机输入数据、画面数据、逻辑信息数据三个类别，并确定不同类别过程数据的差分存储时间间隔；对人机输入数据、画面数据按各自对应的时间间隔进行采集存储，采用两个存储周期T1、T2对虚拟SVDU中的逻辑信息数据进行存储，在每个T2内，仅选择在一个T1内对逻辑信息数据进行一次全数据存储作为基础数据，在其余的T1内仅存储当前时刻的逻辑信息数据与最新存储的基础数据或者上一个T1的逻辑信息数据相比得到的变化数据。本发明极大地减小了虚拟SVDU运行中的过程存储数据量，降低了虚拟SVDU对计算机硬件资源的需求，支持了微型低功耗主机在虚拟SVDU上的应用。
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公开(公告)号：CN117787222A
公开(公告)日：2024-03-29
申请号：CN202311611299.X
申请日：2023-11-27
Applicant: 中国核动力研究设计院
IPC: G06F40/166 , G06F40/205
Abstract: 本发明公开了一种虚拟SVDU仿真场景文件人机操作记录的离线编辑方法，本发明提出的离线编辑方法，其将所有仿真场景文件及人工操作记录进行自动加载，结合人机操作记录编辑规则，将无法编辑的人机操作记录进行过滤，同时对已编辑的人机操作记录进行合理性校验，保证了人机操作记录编辑的正确性，不对原始仿真场景文件造成破坏，使得原始仿真场景文件在编辑后仍可以正常运行，满足进行大场景人机操作实验时可快速调整人机操作以适应不同工况的需求，大大缩短试验时间，提高试验效率。
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