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公开(公告)号：CN205015676U
公开(公告)日：2016-02-03
申请号：CN201520564422.1
申请日：2015-07-30
Applicant: 中国科学院电子学研究所
IPC: G05B19/042
Abstract: 一种高速并行D/A时钟同步装置，包括信号调理单元，用于调节时钟信号的幅度大小，在开关单元接通前把时钟信号幅度提高至放大单元饱和的程度，待状态稳定后再降低幅度，使所述放大单元工作在线性区间，以及开关单元和放大单元。本实用新型的装置可以把多通道信号产生系统的同步性只集中在射频开关的通断上，将开关通断瞬间的过渡时间大幅压缩，消除D/A转换起始时刻时钟抖动带来的误差影响，具有良好的稳定性和可靠性；另一方面利用射频电路噪声小的特性，完成高速时钟信号从单端到差分的低噪声转换，可以满足电路差分信号使用要求。
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