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公开(公告)号：CN111857833A
公开(公告)日：2020-10-30
申请号：CN202010689149.0
申请日：2020-07-16
Applicant: 中国科学院计算技术研究所 , 中国科学院大学
Abstract: 本公开提供一种并行计算智能处理器及并行计算智能处理方法，并行计算智能处理器包括：至少两个分形计算子单元根据分形计算指令进行分形计算，其中，各个分形计算子单元的结构之间具备层次同性；分形计算子单元的数量根据执行的分形计算对应的程序设定；控制器根据分形计算子单元的数量及硬件资源生成分形计算指令，并发送分形计算指令至分形计算子单元；规约运算器对分形计算结果进行规约运算，其中，规约运算的速率与分形计算子单元具有的处理器的数量成正比；并行计算智能处理器计算过程中使用到的存储总量与并行计算智能处理器具有的处理器的数量无关。
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公开(公告)号：CN111857824A
公开(公告)日：2020-10-30
申请号：CN202010685285.2
申请日：2020-07-16
Applicant: 中国科学院计算技术研究所 , 中国科学院大学
IPC: G06F9/30
Abstract: 本公开提供一种用于分形智能处理器的控制系统、方法及电子设备，控制系统包括：分解器，包括通用处理单元、存储器、第一状态栈及第二状态栈，其中，存储器用于存储分形可重配指令集对应的控制代码；第一状态栈及第二状态栈用于保存通用处理单元的执行状态；通用处理单元用于在访问第一状态栈时，根据控制代码对分形可重配指令集进行串行分解，得到串行分解子指令；降级模块，用于对串行分解子指令进行降级；通用处理单元还用于在访问第二状态栈时，根据控制代码对降级后的串行分解子指令并行分解，得到满足分形智能处理器中所有分形计算子单元并发运行的并发度要求的并行分解子指令。该控制系统可根据分形可重配指令集结构有效支持任意分形运算。
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公开(公告)号：CN111831333A
公开(公告)日：2020-10-27
申请号：CN202010689147.1
申请日：2020-07-16
Applicant: 中国科学院计算技术研究所
Abstract: 本公开提供一种用于智能处理器的指令分解方法、装置及电子设备，所述智能处理器根据分形指令进行分形运算，所述方法包括：确定对所述分形指令的操作数进行分解的维度的分解优先级；根据所述分解优先级选择当前分解的维度；在所述当前分解的维度上，对所述分形指令的操作数进行串行分解。该指令分解方法，能够在合理时间范围内找到最佳分解方案，依据最佳分解方案，串行分解器按照粒度循环输出指令模板，通过累加，计算分解出的子指令中各操作数的地址，从而提高分形运算的并行效率。
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公开(公告)号：CN119623543A
公开(公告)日：2025-03-14
申请号：CN202411778782.1
申请日：2024-12-05
Applicant: 中国科学院计算技术研究所
Abstract: 本申请公开了一种基于权值拓扑连接的大模型计算装置，计算装置包括：多个基于权值拓扑连接的硬件神经元HN模块，针对用户输入语句生成的多维向量，HN模块采用基于权值拓扑连接方式完成权重值矩阵乘法运算；其中，基于权值拓扑连接为将矩阵的权重值通过HN模块电路的连线方式表示。本发明提出了一种基于权值拓扑连接的高效大模型计算装置HN(Hard Neural)，无需存储单元，以组合逻辑的拓扑连接完成权值数值运算。
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公开(公告)号：CN119622156A
公开(公告)日：2025-03-14
申请号：CN202411792329.6
申请日：2024-12-06
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提供了一种基于大语言模型的旋转位置编码的编码方法，包括：通过预定的迭代计算公式对三角函数进行迭代计算，通过上一轮三角函数值得到本轮三角函数值；获取至少一个输入向量，将所述输入向量和所述本轮三角函数值进行逐元素乘加运算，得到旋转位置编码的向量编码。本发明还提供一种基于大语言模型的旋转位置编码的编码装置、存储介质及电子设备。借此，本发明实现顾计算精度、计算效率与硬件开销的平衡，并显著降低片上存储需求，从而为大语言模型的加速提供有力支持。
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Patent Agency Ranking
公开(公告)号：CN118446267A
公开(公告)日：2024-08-06
申请号：CN202410618369.2
申请日：2024-05-17
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提出一种扩散模型加速器，包含：片外内存，存储有上一时间步的原值；片上缓存，包含：权重缓存模块，与外片内存耦接，用于提取权重值进行缓存；输入特征缓存模块，用于读取输入差分激活值进行缓存；输出特征缓存模块，用于读取输出差分激活值进行缓存；处理引擎，包含：运算器阵列，用于读取缓存的该权重值与该输入差分激活值进行卷积乘法运算，生成该输出差分激活值；特殊处理模块，与该片外内存及该输出特征缓存模块耦接，用于从该片外内存获取该原值的符号位值；且利用该符号位值在该输出差分激活值上进行函数激活运算，生成增量输出值。其具有良好的加速效果，同时具有较高的能量效率和面积效率。
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公开(公告)号：CN111831331A
公开(公告)日：2020-10-27
申请号：CN202010688961.1
申请日：2020-07-16
Applicant: 中国科学院计算技术研究所
Abstract: 本公开提供一种用于分形智能处理器的分形可重配指令集，该分形可重配指令集将本地指令或计算原语映射为用于分形运算的分形指令，该本地指令作用于向量数据或标量数据。该分形可重配指令集包括间接指令域。对应的，分形智能处理器的控制系统包括分解模块、降级模块及记录模块；分解模块用于对分形可重配指令集进行串行分解；降级模块用于对串行分解后的串行分解子指令进行降级；分解模块还用于对降级后的串行分解子指令进行并行分解。记录模块，用于在每一次串行分解之前，替换所间接指令域的值，以实现对分形可重配指令集的动态控制。该分形可重配指令抽象层次高，表达灵活性强，结合控制系统的硬件架构支持，可解决计算过程中的失效问题。
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公开(公告)号：CN119416845A
公开(公告)日：2025-02-11
申请号：CN202411551391.6
申请日：2024-11-01
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提出一种基于斐波那契编码的存算一体神经网络加速方法和加速器，包括：存算一体神经网络加速器的斐波那契编码器将参与神经网络运算任务的激活值和权重值从二进制编码为斐波那契编码，得到斐波那契激活和斐波那契权重，存算一体神经网络加速器中存算一体单元的DAC将斐波那契激活转化为多个模拟电压，并分别施加到存算一体单元中SRAM阵列每一行的字线上；SRAM阵列的每个单元将输入的模拟电压乘以相应的斐波那契权重，得到中间运算结果，SRAM阵列每一列的加法器对中间运算结果进行重新分配电荷以完成内积的累加操作，并将累加操作结果通过存算一体单元的ADC转换为斐波那契编码的数字格式，作为神经网络运算任务的运算结果。
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公开(公告)号：CN118313322A
公开(公告)日：2024-07-09
申请号：CN202310019857.7
申请日：2023-01-06
Applicant: 中国科学院计算技术研究所
Inventor： 陈云霁 , 承书尧 , 靳鹏威 , 郭崎 , 杜子东 , 张蕊 , 田韵豪 , 胡杏 , 赵永威 , 郝一帆 , 关翔涛 , 韩虎生 , 赵政越 , 刘晰鸣 , 张曦珊 , 褚越杰 , 毛卫龙 , 陈天石
IPC: G06F30/327 , G06F30/3323 , G06F30/337 , G06F18/231
Abstract: 本发明提出一种基于近似电路生成的逻辑电路自动生成方法和系统，包括：获取待实现的黑盒函数，且该黑盒函数包括多组输入信号和输出结果的对应关系；对该黑盒函数进行采样得到函数样本，为该函数样本中每对输入信号和输出结果的对应关系对应关系构建用于表达逻辑电路结构的有向无环图，聚类所有该有向无环图的同层节点，得到多个簇；展开每个簇中的每个节点，合并展开后功能相同的子节点得到样本电路结构图。本发明的逻辑电路生成方法，可用于芯片设计流程中，降低人工参与成本，提高芯片设计效率。
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公开(公告)号：CN111831331B
公开(公告)日：2024-04-05
申请号：CN202010688961.1
申请日：2020-07-16
Applicant: 中国科学院计算技术研究所
Abstract: 本公开提供一种用于分形智能处理器的分形可重配指令集，该分形可重配指令集将本地指令或计算原语映射为用于分形运算的分形指令，该本地指令作用于向量数据或标量数据。该分形可重配指令集包括间接指令域。对应的，分形智能处理器的控制系统包括分解模块、降级模块及记录模块；分解模块用于对分形可重配指令集进行串行分解；降级模块用于对串行分解后的串行分解子指令进行降级；分解模块还用于对降级后的串行分解子指令进行并行分解。记录模块，用于在每一次串行分解之前，替换所间接指令域的值，以实现对分形可重配指令集的动态控制。该分形可重配指令抽象层次高，表达灵活性强，结合控制系统的硬件架构支持，可解决计算过程中的失效问题。
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