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公开(公告)号：CN102339639B
公开(公告)日：2014-01-01
申请号：CN201010538947.X
申请日：2010-11-05
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/413
CPC classification number: G11C8/10 , G11C11/413
Abstract: 本发明提供一种字符线译码器、内存装置与其电路布局的布置方法。字符线译码器包含驱动电路、字符线、主要输入线、次要输入线、区域译码线、译码线与丛集译码线。在此布置方法中，首先提供驱动器丛集，其包含驱动电路，每一驱动电路的输出是提供字符线中的相应字符线。接着，分别提供第一和第二译码信号于第一和第二译码线，第一译码线是用以选择驱动器丛集中的一者，而第二译码线是用以在被选出的驱动器丛集中，选择驱动电路的一者。然后，提供以第一方向来排列的输入线。接着，提供区域译码线，其是透过输入线的相应一者来耦接至相应驱动器丛集的驱动电路。然后，提供以第一方向来排列的第三译码线，其是耦接至相应区域译码线以及第一译码线的一者。
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公开(公告)号：CN103247332A
公开(公告)日：2013-08-14
申请号：CN201210384824.4
申请日：2012-10-11
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/4063 , G11C11/413
CPC classification number: G11C11/4094 , G11C11/419
Abstract: 一种存储器包括第一位线、耦合至第一位线的存储单元和耦合至第一位线的读辅助器件。读辅助器件被配置成响应于从存储单元读出的第一数据将第一位线上的第一电压拉向预定电压。读辅助器件包括配置成在第一阶段期间在第一位线与预定电压的节点之间建立第一电流路径的第一电路。读辅助器件还包括配置成在第二后续阶段期间在第一位线与预定电压的节点之间建立第二电流路径的第二电路。本发明还提供了具有读辅助器件的存储器及其操作方法。
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公开(公告)号：CN101866688B
公开(公告)日：2013-07-24
申请号：CN201010164146.1
申请日：2010-04-14
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/4193 , H01L27/02
CPC classification number: H01L27/1104 , G11C11/419
Abstract: 本发明公开了一种维持器、集成电路及存取方法，该维持器适用于一集成电路。上述维持器包括一第一晶体管以及一第二晶体管。上述第一晶体管具有一第一栅极耦接于一反相器的一输出端。上述第二晶体管以串联方式耦接于上述第一晶体管。上述第二晶体管具有一第二栅极耦接于上述反相器的一输入端。本发明可以解决传统维持器的在感测电路的输出端引起从低至高电压状态的转变延迟的问题。
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公开(公告)号：CN102637689A
公开(公告)日：2012-08-15
申请号：CN201210030368.3
申请日：2012-02-10
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11
CPC classification number: G11C5/06 , G11C5/147 , G11C5/148 , G11C11/417
Abstract: 本发明公开了一种存储器边缘单元，并且，具体地涉及一种电路，该电路包括第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管和第四NMOS晶体管。该PMOS晶体管和NMOS晶体管被配置用于提供具有第一参考电压的第一参考电压节点和具有第二参考电压的第二参考电压节点。该第一参考电压和第二参考电压分别作为存储器单元的第一参考电压和第二参考电压。
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公开(公告)号：CN101290793B
公开(公告)日：2011-05-18
申请号：CN200710148087.7
申请日：2007-09-10
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: G11C7/065
Abstract: 本发明提供一种半导体装置，包括耦合至一输入的一第一读出放大器，其用于产生一第一输出；耦合至输入的一第二读出放大器，其用于产生一第二输出；以及耦合至输入的一第三读出放大器，其用于产生一第三输出，其中根据第一、第二、及第三输出的逻辑状态的结合，而产生放大输入的一第四输出。
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Patent Agency Ranking
公开(公告)号：CN101339804B
公开(公告)日：2010-06-02
申请号：CN200710166696.5
申请日：2007-11-05
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/413
CPC classification number: G11C11/418 , G11C8/08
Abstract: 集成电路、静态随机存取存储电路与存储器电路控制方法。提供一种双阶段字线脉冲的电路与方法，用以改善SRAM存储器存取周期的操作容限。提供第一与第二时序电路以及字线电压抑制电路，用以根据第一与第二时序电路在字线脉冲的第一阶段减少使能字线上的电压，并且在字线脉冲的第二阶段允许使能字线上的电压上升至未被抑制的电压。第一与第二时序电路观察字线上电压的放电，并且当位线放电至通过特定临界值时提供控制信号使能，这些信号控制电压抑制电路，因此可改进SRAM的操作容限。本说明书将提供使用双接段字线脉冲操作SRAM的方法与电路。本发明能同时改进SRAM的读取与写入周期的容限。
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公开(公告)号：CN100580809C
公开(公告)日：2010-01-13
申请号：CN200610172771.4
申请日：2006-12-26
Applicant: 台湾积体电路制造股份有限公司
Inventor： 李政宏
IPC: G11C11/412 , H01L27/12 , H01L27/11 , H01L23/522 , G11C11/416
CPC classification number: H01L27/1104 , G11C11/412 , H01L27/11 , H01L2924/0002 , H01L2924/00
Abstract: 本发明揭示一种改良式静态随机存取存储器(SRAM)单元及其操作方法。SRAM单元包括四个原始的晶体管，例如一对传送栅晶体管与一对拉升晶体管。SRAM单元亦包括借由埋藏绝缘层下方的P型阱的接触以形成一对寄生晶体管，而使P型阱为栅控端；因此，上述埋藏绝缘层如同寄生晶体管的栅极绝缘体。本发明提供了多种优于传统技术的益处，包括较小的装置区域。此广为接受的绝缘层上硅工艺技术可被使用于发展SRAM装置。
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公开(公告)号：CN101572122A
公开(公告)日：2009-11-04
申请号：CN200910133932.2
申请日：2009-04-10
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/41 , G11C11/413
CPC classification number: G11C5/063 , G11C11/419
Abstract: 本发明公开了一种静态随机存取存储器(SRAM)单元阵列结构，其包括耦合到SRAM单元一列的第一和第二位线，第一和第二位线基本彼此平行并且通过第一金属层形成，以及置于第一和第二位线之间的第一导线，其跨越SRAM单元的列并且不和所述列电连接，第一导线也通过第一金属层形成。
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公开(公告)号：CN101154658A
公开(公告)日：2008-04-02
申请号：CN200710102547.2
申请日：2007-05-14
Applicant: 台湾积体电路制造股份有限公司
Inventor： 李政宏
IPC: H01L27/02 , H01L23/528
CPC classification number: H01L27/0207 , H01L27/105
Abstract: 本发明公开集成电路芯片，有数个模块单元，该芯片包含第一模块单元，有第一金属层，其中包含至少两彼此独立的电源线。该芯片也包含第二模块单元，并置于该第一模块单元，也有该第一金属层，其中包含至少两彼此独立的电源线。其中，在该第一金属层供该第一模块单元使用的所有所述电源线没有延伸至该第二模块单元，而在该第一金属层供该第二模块单元使用的所有所述电源线也没有延伸至该第一模块单元。
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公开(公告)号：CN1870263A
公开(公告)日：2006-11-29
申请号：CN200610075841.4
申请日：2006-04-20
Applicant: 台湾积体电路制造股份有限公司
Inventor： 李政宏
CPC classification number: H01L21/765 , H01L27/0629 , H01L27/0921
Abstract: 本发明提供一种半导体基底上的防护环系统，用以保护一集成电路。一第一防护环区域形成于该基底中的一阱区中。一第一电容形成于该第一防护环区域中。该电容包含有二阱接触区以及一第一介电层。该二阱接触区形成于该阱区中，且偏压于一第一供应电压。该第一介电层设于该二阱接触区之间，具有一第一边与该阱区接触。与该第一供应电压互补的一第二供应电压是提供与该第一介电层的一第二边，以于该第一介电层造成跨压，而提供一内建的局部电容。本发明所述半导体基底上的防护环系统，增加了空穴收集的能力。
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