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公开(公告)号:CN118610080A
公开(公告)日:2024-09-06
申请号:CN202410240748.2
申请日:2024-03-04
IPC: H01L21/263 , H01L21/02
Abstract: 半导体装置的制造方法进行以下工序:准备由β-氧化镓构成的半导体衬底;将半导体衬底(30)配置在配置于腔室(10)内的基座(20)上;将腔室(10)密闭;通过调整基座(20)的温度,进行通过传热而在使半导体衬底升温后使半导体衬底(30)降温的加热处理;将腔室(10)的密闭解除而设为能够从腔室(10)将半导体衬底(30)取出的状态。在准备半导体衬底(30)的工序中,准备一面(30a)或另一面(30b)相对于(100)面或(001)面处于45~90°的范围内的衬底,在加热处理中,通过以基座(20)的升温速率为100℃/min以下的条件使基座(20)升温,使半导体衬底(30)升温到300℃以上。能够使得使用β-氧化镓作为半导体衬底、即使进行了加热处理也难以断裂。
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公开(公告)号:CN111627999B
公开(公告)日:2023-11-07
申请号:CN202010115774.4
申请日:2020-02-25
Applicant: 株式会社电装 , 国立大学法人京都工芸纤维大学
IPC: H01L29/78 , H01L29/04 , H01L29/423 , H01L21/34 , H01L23/367 , H01L23/373
Abstract: 本发明抑制在具有上表面由(010)晶面构成的氧化镓基板的开关元件中的裂纹。本发明提供一种开关元件,其具有:氧化镓基板,其由氧化镓晶体构成;以及多个栅极,其隔着栅极绝缘膜与所述氧化镓基板相对。所述氧化镓基板的上表面与所述氧化镓晶体的(010)晶面平行。当俯视观察所述氧化镓基板的所述上表面时,各个所述栅极的长度方向与所述氧化镓晶体的(100)晶面延伸的方向相交。
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公开(公告)号:CN111627979B
公开(公告)日:2023-10-24
申请号:CN202010123262.2
申请日:2020-02-27
Applicant: 株式会社电装 , 国立大学法人京都工芸纤维大学
IPC: H01L29/06 , H01L29/04 , H01L29/861 , H01L29/872 , H01L21/463 , H01L21/34
Abstract: 本发明提供一种能够使具有氧化镓基板的半导体装置中的晶体缺陷难以干涉二极管界面且半导体装置小型化的技术。本发明提供一种半导体装置,其具有氧化镓基板和电极。所述氧化镓基板具有由(100)晶面构成的第一侧面、由(100)晶面之外的面构成的第二侧面、以及上表面。所述电极与所述上表面接触。所述氧化镓基板具有由pn界面或肖特基界面构成的二极管界面、以及经由所述二极管界面与所述电极连接的n型漂移区。所述第一侧面与所述二极管界面之间的最短距离比所述第二侧面与所述二极管界面之间的最短距离短。
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公开(公告)号:CN110622320B
公开(公告)日:2023-08-08
申请号:CN201880019440.8
申请日:2018-01-26
IPC: H01L29/78 , H01L21/336 , H01L29/12 , H01L29/861 , H01L29/868
Abstract: 半导体装置具备:半导体基板,具有上表面和下表面;上表面电极,设置在半导体基板的上表面;及下表面电极,设置在半导体基板的下表面。在俯视观察时,半导体基板具有包含半导体基板的中心的第一范围和位于第一范围与半导体基板的外周缘之间的第二范围。在第一范围和第二范围分别设置内置有体二极管的MOSFET结构。MOSFET结构在第一范围与第二范围之间互不相同,以使相对于相同电流密度的体二极管的正向电压在第一范围中比在第二范围中高。
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公开(公告)号:CN111304627B
公开(公告)日:2023-06-06
申请号:CN201911253610.1
申请日:2019-12-09
Applicant: 株式会社电装 , 国立大学法人京都工芸纤维大学
Abstract: 本发明抑制在成膜装置中生长的膜中混入意料不到的杂质。本发明提供一种成膜装置,其通过向基体的表面供给溶液的喷雾而使膜在所述基体的所述表面生长,该成膜装置具有:加热炉,其收容并加热所述基体;以及喷雾供给装置,其向所述加热炉供给所述溶液的所述喷雾。所述成膜装置中的暴露在所述喷雾中的部分的至少其中一部分由含有氮化硼的材料制成。
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公开(公告)号:CN111066152A
公开(公告)日:2020-04-24
申请号:CN201880055698.3
申请日:2018-08-29
Applicant: 株式会社电装
Abstract: 具备:第1导电型的由碳化硅构成的第1电流分散层(13),形成在n-型层(12)与基体区域(18)之间,与n-型层(12)相比为高杂质浓度;第2导电型的由碳化硅构成的多个第1深层(14),形成在第1电流分散层(13)内,比第1电流分散层(13)浅并且在一个方向上延伸设置;第1导电型的由碳化硅构成的第2电流分散层(15),形成在第1电流分散层(13)与基体区域(18)之间,沟槽(21)的底部位于该第2电流分散层;以及第2导电型的由碳化硅构成的第2深层(17),形成在第1电流分散层(13)与基体区域(18)之间,与基体区域(18)相连并与第1深层(14)相连,并且从沟槽(21)离开而形成。
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公开(公告)号:CN106057912A
公开(公告)日:2016-10-26
申请号:CN201610211107.X
申请日:2016-04-06
IPC: H01L29/861 , H01L21/329 , H01L29/06
CPC classification number: H01L21/26513 , H01L29/0619 , H01L29/0692 , H01L29/1608 , H01L29/6606 , H01L29/872 , H01L29/861 , H01L29/0607 , H01L29/0611 , H01L29/6609
Abstract: 本发明提供一种二极管以及二极管的制造方法,该二极管使具有p型接触区和n型接触区的二极管的耐压提高。二极管具有:多个p型接触区,它们与阳极电极接触;n型接触区,其在相邻的两个p型接触区之间与阳极电极接触;阴极区,其被配置于p型接触区与n型接触区的背面侧,且与阴极电极接触。p型接触区具有:第一区域,其与阳极电极接触;第二区域,其被配置于第一区域的背面侧,并具有与第一区域的p型杂质浓度相比较低的p型杂质浓度;第三区域,其被配置于第二区域的背面侧,并具有与第二区域的p型杂质浓度相比较低的p型杂质浓度。所述第二区域的厚度与所述第一区域的厚度相比较厚。
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公开(公告)号:CN102376709A
公开(公告)日:2012-03-14
申请号:CN201110241326.X
申请日:2011-08-17
IPC: H01L27/06 , H01L29/06 , H01L29/10 , H01L29/861 , H01L29/739
CPC classification number: H01L29/1095 , H01L29/0696 , H01L29/407 , H01L29/7397 , H01L29/8613
Abstract: 在一种半导体器件中,IGBT单元(10)包括穿过半导体衬底(32)的基底层(31)到达半导体衬底(32)的漂移层(30)的沟槽(35),沟槽(35)内表面上的栅极绝缘膜(36),栅极绝缘膜(36)上的栅极电极(37a),基底层(31)表面部分中的第一导电类型的发射极区(38),以及基底层(31)表面部分中第二导电类型的第一接触区(39)。IGBT单元还包括设置于基底层(31)之内的第一导电类型的浮置层(40),以将基底层(31)分成包括发射极区(38)和第一接触区(39)的第一部分以及与漂移层(30)相邻的第二部分,以及被设置成覆盖栅极电极(37a)的末端的层间绝缘膜(41)。二极管单元(20)包括基底层(31)的表面部分中的第二导电类型的第二接触区(42)。
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