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公开(公告)号：CN102760114A
公开(公告)日：2012-10-31
申请号：CN201110110825.5
申请日：2011-04-29
Applicant: 无锡江南计算技术研究所
IPC: G06F15/173 , G06F9/54 , G06F9/455
Abstract: 一种多处理器系统的通信仿真方法、引擎及系统，所述方法包括：创建多个仿真进程，每一个仿真进程对所述多处理器系统中的一个处理器进行仿真；获取所述多处理器系统中发送端处理器发出的通信消息，对所述发送端处理器的发送过程进行仿真，将所述通信消息转换为网络数据包；基于所述仿真进程之间的通信机制将所述网络数据包传输至对接收端处理器进行仿真的仿真进程；对所述接收端处理器的接收过程进行仿真，将所述网络数据包拆解为通信消息并将其传输至所述接收端处理器。本发明提高了通信仿真过程的可复用性。
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公开(公告)号：CN102446158A
公开(公告)日：2012-05-09
申请号：CN201010508842.X
申请日：2010-10-12
Applicant: 无锡江南计算技术研究所
IPC: G06F15/167 , G06F9/50
Abstract: 一种多核处理器及多核处理器组，包括至少一个主核、至少一个从核阵列、第一互连结构和从核互连结构，所述从核阵列包括多个从核，所述从核与主核异构，其中，所述第一互连结构和从核互连结构用于所述主核与所述从核阵列间的通信，所述从核互连结构还用于所述从核阵列中任意两从核间的通信，作为一个优选的技术方案，所述主核为通用处理器核，所述从核为微结构和指令集经过精简优化的处理器核，且所述多核处理器集成在同一芯片上。本发明改善了处理器核之间的通信效率，提高了整个多核处理器的计算密度，实现了通用控制功能和高计算密度的均衡。
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公开(公告)号：CN102446157A
公开(公告)日：2012-05-09
申请号：CN201010508839.8
申请日：2010-10-12
Applicant: 无锡江南计算技术研究所
IPC: G06F15/167 , G06F12/08
Abstract: 一种基于阵列结构的处理器核心的通信方法及通信装置。所述基于阵列结构的处理器核心的通信方法包括：发送端处理器核心获取数据发送指令并进行解析；基于所述数据发送指令的解析结果，所述发送端处理器核心从其通用寄存器文件中获取数据，并将所述数据存储到其发送缓冲单元中；发送端处理器核心将其发送缓冲单元中的数据发送至所述数据发送指令指示的目标处理器核心的接收缓冲单元；目标处理器核心获取数据接收指令并进行解析；基于所述数据接收指令的解析结果，所述目标处理器核心从其接收缓冲单元中获取数据，并将数据存储到其通用寄存器文件中。
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公开(公告)号：CN115373849A
公开(公告)日：2022-11-22
申请号：CN202211038180.3
申请日：2022-08-29
Applicant: 无锡江南计算技术研究所
Abstract: 本发明属于高性能微处理器领域，涉及一种支持脉动阵列高效计算的方法及系统。方法包括：S1将第一矩阵数据中的行数据在二维脉动阵列中以第一方向进行传输，以将第一矩阵数据中的各行数据预加载至二维脉动阵列中的各行运算CU中；S2按时钟将第二矩阵数据中带有使能更新信号的列数据以自上而下延迟依次增加的模式在二维脉动阵列中以第二方向进行传输，以将第二矩阵数据中的各列数据实时输入至二维脉动阵列中的相应运算CU中；本发明将第一矩阵数据中的各行数据预加载至二维脉动阵列中的各行运算CU中，其次，第二矩阵数据中带有使能更新信号，并根据所述使能更新信号直接提取预加载在CU单元中的所需数据。实现了第一矩阵数据加载的无缝切换与实时更新。
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公开(公告)号：CN115328658A
公开(公告)日：2022-11-11
申请号：CN202211045594.9
申请日：2022-08-30
Applicant: 无锡江南计算技术研究所
IPC: G06F9/50
Abstract: 本发明公开了一种支持混合精度运算的数据访存方法及装置，涉及人工智能技术领域，包括：获取存储数据精度库和运算数据精度库，生成访存指令库；判断访存指令类型；为存储访存指令时，选取对应的访存指令，将与访存指令一起发来的待存储的运算数据转换成目标存储器的存储数据精度格式数据，送入至目标存储器进行存储；为运算访存指令时，选取对应的访存指令，将存储器发出的数据转换成目标运算程序的运算数据精度格式数据，送入至目标运算程序进行运行。本发明使用较小的处理代价，高效实现了统一数据存储格式的目的，且数据精度灵活可配，支持多种精度运算，另外在线的转置模式可以有效提高处理器性能。
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Patent Agency Ranking
公开(公告)号：CN115328435A
公开(公告)日：2022-11-11
申请号：CN202210998532.3
申请日：2022-08-19
Applicant: 无锡江南计算技术研究所
IPC: G06F7/498
Abstract: 本发明提供一种支持工作区和结果区切换的累加器双缓冲方法及装置，属于高性能微处理器设计技术领域。该方法包括如下步骤：S1：在未确定两个缓冲分别为何区时将处于空闲状态的一个缓冲作为工作区、将处于卸载状态的另一个缓冲作为结果区，在确定两个缓冲分别为何区时执行S2；S2：控制工作区进行累加运算并存储累加结果和控制结果区进行卸载数据；S3：在工作区的累加结果存储完毕时将该缓冲切换为结果区、在结果区数据卸载完毕并清0时将该缓冲切换为工作区。本发明的累加结果不用等待缓冲数据卸载完成就可以直接与当前的缓冲进行累加并写入，因此可以隐藏累加结果写回的延迟，提高脉动阵列的性能。
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公开(公告)号：CN115237603A
公开(公告)日：2022-10-25
申请号：CN202211038909.7
申请日：2022-08-29
Applicant: 无锡江南计算技术研究所
Abstract: 一种用于脉动阵列的数据调度方法，属于神经网络技术领域。本发明包括：步骤1，令待卷积/待矩阵乘的数据A分布在m个核心上；步骤2，将数据B广播给m个核心，m个核心每轮得到相同的b进行计算；步骤3，当每个核心上的分布式数据A与所有的b计算完成，将结果写回主存；步骤4，重复步骤1‑3进行数据A下一部分的计算。本发明能够有效提升片上数据的复用次数，降低带宽需求，可以有效提升硬件加速器性能。
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公开(公告)号：CN110727583A
公开(公告)日：2020-01-24
申请号：CN201910845696.0
申请日：2019-09-09
Applicant: 无锡江南计算技术研究所
IPC: G06F11/36
Abstract: 本发明涉及芯片验证技术领域，具体涉及一种基于可扩展验证组件构建验证环境的方法。本发明通过以下技术方案得以实现的：一种基于可扩展验证组件构建验证环境的方法，包含如下步骤：环境构成要素排序步骤：将的环境构成要素分析，根据所述构成要素的可扩展性和通用性进行排序；元素分层步骤：从底到下分成若干元素层，可扩展性和通用性最好的元素放置在最底层；验证组件形成步骤；验证环境框架定义步骤：利用脚本组件库将所述验证组件装填，构成实际运行的验证环境。本发明的目的是提供一种基于可扩展验证组件构建验证环境的方法，即使面对复杂芯片的验证时，依旧可以有针对性的快速构建验证环境，大大提升验证环境的构建效率。
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公开(公告)号：CN110727463A
公开(公告)日：2020-01-24
申请号：CN201910863815.5
申请日：2019-09-12
Applicant: 无锡江南计算技术研究所
IPC: G06F9/30
Abstract: 本发明公开了一种基于动态信用的零级指令循环缓冲预取方法。包括当检测到指令流中存在循环体时，判断循环体的循环方向；根据循环体的循环方向确定循环体的循环出口指令信息，并根据循环出口指令信息向一级指令缓存控制部件发送预取信用信息；当检测到输出指令到达循环体尾部时，判断循环体的行进方向，若循环体的行进方向为继续循环方向，则向一级指令缓存控制部件的预取信用管理部件发送启动预取信号。本发明还公开了一种基于动态信用的零级指令循环缓冲预取装置。本发明通过预取循环出口方向的指令，可以在零级指令循环缓存中的循环退出时，立即从零级指令缓存中继续提供出口方向的指令，避免零级指令缓存脱靶时带来的性能气泡。
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公开(公告)号：CN106126440B
公开(公告)日：2019-01-25
申请号：CN201610459904.X
申请日：2016-06-22
Applicant: 中国科学院计算技术研究所 , 无锡江南计算技术研究所
IPC: G06F12/0811 , G06F12/0897
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