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公开(公告)号：CN119724286A
公开(公告)日：2025-03-28
申请号：CN202411433737.2
申请日：2024-10-14
Applicant: 北京时代全芯存储技术股份有限公司 , 北京时代全芯存储科技有限公司
IPC: G11C11/408 , G11C11/409 , G11C7/06 , G11C7/08
Abstract: 本发明提供一种存储块交织模式存储器的读取方法，属于集成电路领域。本发明的读取方法包括：存储块激活步骤：将行地址发送给需要激活的多个存储块，从而激活多个存储块，存储块将行地址锁存在行解码器中；地址锁存步骤：每间隔一个突发时间，通过预解码器线将列地址依次传输给激活的存储块，存储块将列地址锁存在列解码器中；数据读取步骤：对应的多个直流感测放大器读取选定的多个存储单元中存储的读取数据，并将读取数据锁存在对应的数据锁存器中；待机步骤：存储块重新连接预解码器线，进入待机状态；传输步骤：通过局部数据总线和全局数据总线将多个读取数据传输到数据输入输出接口。采用本发明的读取方法，可以获得更快的读取速度。
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公开(公告)号：CN119580797A
公开(公告)日：2025-03-07
申请号：CN202411433758.4
申请日：2024-10-14
Applicant: 北京时代全芯存储技术股份有限公司 , 北京时代全芯存储科技有限公司
IPC: G11C11/408 , G11C11/409 , G11C7/06 , G11C7/08
Abstract: 本发明提供一种基于存储块的存储库交织模式存储器，属于集成电路领域。本发明的存储器包括：多个沿竖直方向排列的存储库组，在存储库组之间设置有水平间隔区，在水平间隔区中设置有沿水平方向排列的多个数据输入输出接口，在存储库组的水平方向的中部设置有竖直间隔区，在竖直间隔区中设置有沿竖直方向延伸的地址总线；存储库组包括多个沿竖直方向排列的存储库，每个存储库包括：沿水平方向排列的多个存储块组，设置在竖直间隔区中的预解码器，预解码器通过沿水平方向延伸的预解码器线与多个存储块组电连接，预解码器线与地址总线电连接。采用本发明的存储器及其数据读取方法，可以获得更快的数据读写速度。
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公开(公告)号：CN111477677B
公开(公告)日：2024-12-06
申请号：CN202010459141.5
申请日：2020-05-27
Applicant: 北京时代全芯存储技术股份有限公司
IPC: H01L29/06 , H01L29/861 , H01L21/329
Abstract: 一种二极管结构及其制造方法，二极管结构包含基板、柱体堆叠、以及第一阻障层。柱体堆叠设于基板上，其中柱体堆叠包含第一半导体层、硅层、以及第二半导体。第二半导体层与第一半导体层分别掺杂不同的掺质，第二半导体层与第一半导体层的电性不同。第一阻障层设于第一半导体层与硅层之间，其中第一阻障层具有扩散阻障性以阻挡第一半导体层的掺质进入硅层，可以减少第一半导体层的掺质浓度的损失。
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公开(公告)号：CN118872031A
公开(公告)日：2024-10-29
申请号：CN202380023785.1
申请日：2023-05-22
Applicant: 北京时代全芯存储技术股份有限公司
IPC: H01L21/306
Abstract: 本发明提供一种提高特征尺寸一致性的湿法蚀刻方法，属于集成电路制造领域。本发明的湿法蚀刻方法包括：半导体组件形成步骤：在晶圆的半导体衬底上形成半导体组件；蚀刻液更换步骤：更换酸槽中的蚀刻液；以及蚀刻步骤：通过导管将酸槽中的蚀刻液引导至喷头，并通过喷头将蚀刻液喷洒至晶圆的表面，同时平台带动晶圆旋转，从而对半导体组件进行蚀刻，并根据蚀刻液更换步骤与蚀刻步骤的间隔时间L控制蚀刻时间t。通过本发明的湿法蚀刻方法，可以提高特征尺寸的一致性，从而提高产品的良率和性能。
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公开(公告)号：CN112292727B
公开(公告)日：2024-05-24
申请号：CN201880083372.1
申请日：2018-06-27
Applicant: 北京时代全芯存储技术股份有限公司
Inventor： 吴瑞仁
IPC: G11C11/56
Abstract: 一种记忆体驱动装置于此揭露。此记忆体驱动装置包含控制电路、参考电压产生电路以及第一开关。控制电路用以依据输入信号产生第一信号。参考电压产生电路包含参考电阻，并用以依据第一信号产生参考信号。第一开关与记忆体电阻相耦接，用以依据第一信号产生驱动信号以设置记忆体电阻的电阻值。当输入信号降低，且记忆体电阻的电阻值大于参考电阻的电阻值时，驱动信号的降低时间大于参考信号的降低时间。
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Patent Agency Ranking
公开(公告)号：CN117615639A
公开(公告)日：2024-02-27
申请号：CN202311340356.5
申请日：2023-10-17
Applicant: 北京时代全芯存储技术股份有限公司
Abstract: 本发明提供一种GST层的刻蚀方法，属于半导体集成电路制造领域。本发明的方法包括：积层体形成步骤，在半导体衬底上形成积层体，积层体包括从下至上依次形成的GST层，TiN层，SiN层，SHB层，以及PR层；光刻步骤，对PR层进行曝光显影，形成图案化PR层；第一蚀刻步骤，通过图案化PR层对SHB层进行蚀刻，形成图案化SHB层；第二刻蚀步骤，通过图案化SHB层对SiN层进行蚀刻，形成图案化SiN层；以及第三蚀刻步骤，通过图案化SiN层对TiN层和GST层进行蚀刻，形成图案化TiN层和图案化GST层。通过本发明的GST层的刻蚀方法，可以减少缺陷，从而提高产品良率。此外还简化了制造工艺，降低了制造成本。
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公开(公告)号：CN111630528B
公开(公告)日：2023-08-29
申请号：CN201980008013.4
申请日：2019-11-15
Applicant: 北京时代全芯存储技术股份有限公司
Abstract: 一种类神经电路包含突触电路以及后神经元电路。突触电路包含相变化元件、具有至少三个端点的第一开关以及第二开关。相变化元件包含第一端以及第二端。第一开关包含第一端、二端以及控制端。第二开关包含第一端、第二端以及控制端。第一开关用以接收第一脉冲信号。第二开关耦接相变化元件以及第一开关。第二开关用以接收第二脉冲信号。后神经元电路包含电容以及输入端。后神经元电路的输入端响应于第一脉冲信号而对电容充电。后神经元电路依据电容的电压位准与电压门槛值产生激发信号。后神经元电路依据激发信号产生控制信号。控制信号控制第二开关导通，第二脉冲信号流经第二开关，以控制相变化元件的状态，进而决定类神经电路的权重。
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公开(公告)号：CN111527608B
公开(公告)日：2023-06-27
申请号：CN201980006755.3
申请日：2019-10-25
Applicant: 北京时代全芯存储技术股份有限公司 , 江苏时代芯存半导体有限公司
IPC: H10B63/00 , H01L23/544 , H01L29/423 , H10N70/00 , G11C13/00
Abstract: 一种记忆体测试阵列包含第一记忆体元件阵列、第二记忆体元件阵列以及多个共用导电垫。第一记忆体元件阵列包含多条第一位元线、多条第一字线、多个第一晶体管。多个第一晶体管各包含第一源/漏极及第一栅极。第一晶体管的第一栅极的至少二者具有不同的长度。第二记忆体元件阵列与第一记忆体元件阵列相邻。第二记忆体元件阵列包含多条第二位元线、多条第二字线以及多个第二晶体管。共用导电垫各具有第一端及第二端；第一端电性连接于第一位元线且第二端电性连接于第二位元线，或者第一端电性连接于第一字线且第二端电性连接于第二字线。本揭示内容的记忆体测试阵列可以有效节省记忆体测试晶片的面积。
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公开(公告)号：CN111599678B
公开(公告)日：2023-05-26
申请号：CN202010484919.8
申请日：2020-06-01
Applicant: 北京时代全芯存储技术股份有限公司 , 江苏时代芯存半导体有限公司
IPC: H01L21/329 , H01L21/265 , H10N70/20 , H10N79/00
Abstract: 一种二极管结构的制造方法，包含形成第一堆叠在基板上的硅层上。形成相对的多个第一侧壁间隔物，沿着且覆盖第一堆叠的两侧壁。选择性蚀刻硅层至第一预定深度，从而形成第二堆叠，剩余的硅层包含硅底板。形成相对的多个第二侧壁间隔物，沿着且覆盖第二堆叠的两侧壁。选择性蚀刻硅底板，从而形成第三堆叠在基板上。以第二侧壁间隔物为罩幕，进行侧向电浆离子植入。所述制造方法可以减少两相邻半导体层之间界面上的缺陷的形成。
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公开(公告)号：CN110164903B
公开(公告)日：2023-05-26
申请号：CN201910435046.9
申请日：2019-05-23
Applicant: 北京时代全芯存储技术股份有限公司
Abstract: 一种相变化记忆体及其制造方法。相变化记忆体包括下电极、环形加热器、弧形相变化层、以及上电极。环形加热器设置于下电极上。弧形相变化层设置于环形加热器上，且弧形相变化层与环形加热器在下电极的法线方向上错位。上电极设置于弧形相变化层上。本发明的相变化记忆体制造制程简单，且弧形相变化层与环形加热器之间仅具有一个接触区，可以有效地提高加热效率。
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