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公开(公告)号：CN109509835B
公开(公告)日：2022-09-23
申请号：CN201811516556.0
申请日：2018-12-12
Applicant: 北京时代全芯存储技术股份有限公司
IPC: H01L45/00
Abstract: 一种制造相变化记忆体的方法，包含：形成一结构，包含：底电极；介电层，位于底电极上方；隔离层，位于介电层上方，并具有开口贯穿隔离层；以及多晶硅层，位于开口内；形成第一孔洞及第二孔洞分别贯穿多晶硅层及介电层，第二孔洞位于第一孔洞的下方；形成保护层于第一孔洞及第二孔洞内及多晶硅层上方；进行化学机械研磨制程，或者进行干蚀刻制程及化学机械研磨制程，以移除保护层的一部分、隔离层及多晶硅层，并暴露介电层，以及留下第二孔洞内的保护层；移除第二孔洞内的保护层，以暴露第二孔洞；以及沉积加热材料至第二孔洞内。此方法可避开使用氢氧化四甲基铵溶液造成的危险，又可避免介电层中的孔洞损伤，使孔洞具有良好的尺寸稳定性。
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公开(公告)号：CN109935591B
公开(公告)日：2024-03-12
申请号：CN201910216042.1
申请日：2019-03-21
Applicant: 北京时代全芯存储技术股份有限公司
Inventor： 张明丰
IPC: H10B41/00
Abstract: 一种记忆体结构及其制造方法，记忆体结构包含基板、在基板上的浮栅介电层、在浮栅介电层上的第一浮栅及第二浮栅、分别在第一浮栅及第二浮栅上的第一控制栅极堆叠及第二控制栅极堆叠、选择栅极介电层及覆盖选择栅极介电层的选择栅极。第一凹槽分离第一浮栅及第二浮栅，且具有第一侧壁。第二凹槽分离第一控制栅极堆叠及第二控制栅极堆叠，且具有由第一侧壁凹陷的第二侧壁。选择栅极介电层覆盖第一凹槽及第二凹槽。选择栅极的底部及顶部分别填充于第一凹槽及第二凹槽中。本发明的记忆体结构具有较大的电场，使电子更容易通过F‑N穿隧方式由浮栅抹除至选择栅极。
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公开(公告)号：CN110098325B
公开(公告)日：2022-09-23
申请号：CN201910436001.3
申请日：2019-05-23
Applicant: 北京时代全芯存储技术股份有限公司
IPC: H01L45/00
Abstract: 一种相变化记忆体及其制造方法。制造相变化记忆体的方法包括以下操作：形成前驱结构；形成图案化硬遮罩层于第一导电材料层之上，其中图案化硬遮罩层与导电接触在第一导电材料层的法线方向上重叠；以图案化硬遮罩层为遮罩，蚀刻第一导电材料层，以形成锥形加热器于导电接触上；形成相变化层于锥形加热器上，其中相变化层具有接触区与锥形加热器的上表面接触；以及形成上电极于相变化层上。本揭露的制造相变化记忆体的方法具有制程简单的优点，且能够缩小锥形加热器与相变化层之间的接触面积，可以有效地提高加热效率。
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公开(公告)号：CN110164903B
公开(公告)日：2023-05-26
申请号：CN201910435046.9
申请日：2019-05-23
Applicant: 北京时代全芯存储技术股份有限公司
Abstract: 一种相变化记忆体及其制造方法。相变化记忆体包括下电极、环形加热器、弧形相变化层、以及上电极。环形加热器设置于下电极上。弧形相变化层设置于环形加热器上，且弧形相变化层与环形加热器在下电极的法线方向上错位。上电极设置于弧形相变化层上。本发明的相变化记忆体制造制程简单，且弧形相变化层与环形加热器之间仅具有一个接触区，可以有效地提高加热效率。
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Patent Agency Ranking
公开(公告)号：CN109545963B
公开(公告)日：2022-09-30
申请号：CN201811517589.7
申请日：2018-12-12
Applicant: 北京时代全芯存储技术股份有限公司
IPC: H01L45/00
Abstract: 一种制造相变化记忆体的方法，包含：形成一结构，包含：底电极；介电层，位于底电极上方；隔离层，位于介电层上方，并具有开口贯穿隔离层；以及多晶硅层，位于开口内；形成第一孔洞及第二孔洞分别贯穿多晶硅层及介电层，第二孔洞位于第一孔洞的下方；形成保护层于第一孔洞及第二孔洞内及多晶硅层上方；移除保护层的一部分，以暴露多晶硅层，并留下第二孔洞内的保护层；对暴露的多晶硅层进行干蚀刻制程，以移除多晶硅层；移除第二孔洞内的保护层，以暴露第二孔洞；以及沉积加热材料至第二孔洞内。此方法不使用氢氧化四甲基铵溶液移除多晶硅层，可避开使用氢氧化四甲基铵溶液造成的危险，又可避免介电层中的孔洞损伤，使孔洞具有良好的尺寸稳定性。
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公开(公告)号：CN113257788B
公开(公告)日：2024-07-23
申请号：CN202010088655.4
申请日：2020-02-12
Applicant: 北京时代全芯存储技术股份有限公司
IPC: H01L23/544 , H10N70/00 , G01R27/08
Abstract: 本发明涉及一种测试结构及其测试方法，所述测试结构包括：第一子测试结构，包括第一串联结构，所述第一串联结构包括第一加热器，以及位于所述第一加热器顶部表面的第一相变层，所述第一加热器的电阻值为待测阻值；第二子测试结构，包括第二串联结构，所述第二串联结构包括第二加热器，以及位于所述第二加热器顶部表面的第二相变层，所述第二相变层与所述第一相变层的阻值相同，所述第二加热器的阻值与所述第一加热器的阻值之比小于设定值；以及所述第一子测试结构和第二子测试结构内的电连接线路的电阻相同。上述测试结构及其测试方法能够准确测量相变存储单元内加热器的阻值。
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公开(公告)号：CN109888095B
公开(公告)日：2024-04-05
申请号：CN201910193274.X
申请日：2019-03-14
Applicant: 北京时代全芯存储技术股份有限公司
Abstract: 一种相变化记忆体及其制造方法，相变化记忆体包括下电极、第一介电层、加热器、第二介电层、相变化层、以及上电极。第一介电层具有暴露出下电极的第一开口，其中第一介电层是通过使用一光罩进行图案化制程所形成。加热器设置于第一开口的侧壁上，并接触下电极。第二介电层具有暴露出加热器的第二开口，其中第二介电层是通过使用相同的光罩进行图案化制程所形成。相变化层设置于第二开口的侧壁上，并接触加热器。上电极设置于相变化层上。本发明的相变化记忆体的制造制程中，较容易控制加热器与相变化层之间的对准，从而降低制造成本及提升制造良率。
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公开(公告)号：CN109786550B
公开(公告)日：2024-04-05
申请号：CN201910202172.X
申请日：2019-03-18
Applicant: 北京时代全芯存储技术股份有限公司
Abstract: 一种相变化记忆体及其制造方法，相变化记忆体包括下电极、环形加热器、环形相变化层、以及上电极。环形加热器设置于下电极上。环形相变化层设置于环形加热器上，且环形相变化层与环形加热器在下电极的法线方向上错位。上电极设置于环形相变化层上。本发明简化了相变化记忆体的制造制程，且降低制造成本及提升制造良率。此外，本发明的相变化记忆体的加热器与相变化层间的接触面积极小，使相变化记忆体具有极低的重置电流。
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公开(公告)号：CN115485833A
公开(公告)日：2022-12-16
申请号：CN202080099894.8
申请日：2020-11-23
Applicant: 北京时代全芯存储技术股份有限公司 , 江苏时代芯存半导体有限公司 , 塞席尔商使命科技控股有限公司
IPC: H01L23/544 , H01L45/00 , G01R27/00 , G01R27/08
Abstract: 一种测试结构以及测试方法。测试结构，包括：一第一电阻(21)；以及与第一电阻(21)电学串联的至少一第二电阻(22)，第二电阻(22)的数目为M×N个，M和N为正整数，所有的第二电阻(22)彼此电学并联。通过设置不同数目的电阻来获得电阻差值，从而精确计算出相变材料和加热器的电阻值。
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