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公开(公告)号：CN1218324C
公开(公告)日：2005-09-07
申请号：CN02127185.2
申请日：2002-07-30
Applicant: 尔必达存储器股份有限公司 , 日立东部半导体株式会社 , 株式会社日立制作所
IPC: G11C8/00 , G11C11/4063
CPC classification number: G11C5/04 , G11C5/00 , G11C7/1072 , G11C7/1078 , G11C7/109 , G11C7/222 , H03L7/0814
Abstract: 假设安装存储器装置数量的最大值，固定和设置外部延迟复制电路。要求的频带分为多个子频带，输出缓存器的延迟时间和内部延迟复制电路互相转换，使用每个子频带，从而设定内部延迟复制电路实际最大值和实际最小值。选择针能选择内部延迟复制电路的延迟时间，有必要有效保证内部时钟信号的设定时间和保持时间，延迟锁存环电路在要求频带的寄存器的锁存操作中，产生内部时钟信号，有可允许的存储器装置数目，不考虑频率的级别和安装存储器装置的数目。
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公开(公告)号：CN1224874C
公开(公告)日：2005-10-26
申请号：CN02127186.0
申请日：2002-07-30
Applicant: 尔必达存储器股份有限公司 , 日立东部半导体株式会社 , 株式会社日立制作所
CPC classification number: G11C7/109 , G11C7/1078 , G11C7/1087 , G11C8/06 , G11C2207/107
Abstract: 本发明涉及安装存储装置不受数量限制的寄存器和存储模块。第一和第二预处理触发器通过一时钟锁存输入到寄存器中的指令/地址信号，该时钟的频率是外部时钟信号和它的反相信号频率的1/2。因此，将指令/地址信号解压为一组信号，该组信号临时具有两倍的周期。例如，这组信号之一仅具有第偶数指令/地址信号的数据内容，而另一信号仅具有第奇数指令/地址信号的数据内容。因为这组信号的周期是指令/地址信号的两倍，第一和第二后处理触发器能根据由延迟锁定环路电路产生的内部时钟信号来锁存信号，在这种状态下，能够充分保证设置时间和保持时间。
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公开(公告)号：CN1400606A
公开(公告)日：2003-03-05
申请号：CN02127185.2
申请日：2002-07-30
Applicant: 尔必达存储器股份有限公司 , 日立东部半导体株式会社 , 株式会社日立制作所
IPC: G11C8/00 , G11C11/4063
CPC classification number: G11C5/04 , G11C5/00 , G11C7/1072 , G11C7/1078 , G11C7/109 , G11C7/222 , H03L7/0814
Abstract: 假设安装存储器装置数量的最大值，固定和设置外部延迟复制电路。要求的频带分为多个子频带，输出缓存器的延迟时间和内部延迟复制电路互相转换，使用每个子频带，从而设定内部延迟复制电路实际最大值和实际最小值。选择针能选择内部延迟复制电路的延迟时间，有必要有效保证内部时钟信号的设定时间和保持时间，延迟锁存环电路在要求频带的寄存器的锁存操作中，产生内部时钟信号，有可允许的存储器装置数目，不考虑频率的级别和安装存储器装置的数目。
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公开(公告)号：CN1400514A
公开(公告)日：2003-03-05
申请号：CN02127186.0
申请日：2002-07-30
Applicant: 尔必达存储器股份有限公司 , 日立东部半导体株式会社 , 株式会社日立制作所
CPC classification number: G11C7/109 , G11C7/1078 , G11C7/1087 , G11C8/06 , G11C2207/107
Abstract: 本发明涉及安装存储装置不受数量限制的寄存器和存储模块。第一和第二预处理触发器通过一时钟锁存输入到寄存器中的指令/地址信号，该时钟的频率是外部时钟信号和它的反相信号频率的1/2。因此，将指令/地址信号解压为一组信号，该组信号临时具有两倍的周期。例如，这组信号之一仅具有第偶数指令/地址信号的数据内容，而另一信号仅具有第奇数指令/地址信号的数据内容。因为这组信号的周期是指令/地址信号的两倍，第一和第二后处理触发器能根据由延迟锁定环路电路产生的内部时钟信号来锁存信号，在这种状态下，能够充分保证设置时间和保持时间。
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公开(公告)号：CN1403928A
公开(公告)日：2003-03-19
申请号：CN02131882.4
申请日：2002-09-05
Applicant: 尔必达存储器股份有限公司
CPC classification number: G11C7/1048 , G11C5/063 , G11C7/10 , G11C11/4093
Abstract: 在有控制器和多个存储单元一起安装在母板上的存储器中，高速操作是依靠抑制反射引起的波形畸变来执行的，因为，当控制器执行关于存储模块上的存储单元的写/读数据时发生信号反射，控制器和存储单元中包括了有源终止器单元。这些有源终止器单元，为了终止存储单元中的这些总线，这些有源终止器单元供数据总线和/或时钟总线用。当要接收数据时，为控制器和存储单元提供的有源终止器单元可进入无源状态。
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Patent Agency Ranking
公开(公告)号：CN1627437A
公开(公告)日：2005-06-15
申请号：CN200410095088.6
申请日：2002-09-05
Applicant: 尔必达存储器股份有限公司
IPC: G11C11/401 , G11C11/4063 , G11C11/409 , H01L27/108 , H01L21/8242
CPC classification number: G11C7/1048 , G11C5/063 , G11C7/10 , G11C11/4093
Abstract: 在有控制器和多个存储单元一起安装在母板上的存储器中，高速操作是依靠抑制反射引起的波形畸变来执行的，因为，当控制器执行关于存储模块上的存储单元的写/读数据时发生信号反射，控制器和存储单元中包括了有源终止器单元。这些有源终止器单元，为了终止存储单元中的这些总线，这些有源终止器单元供数据总线和/或时钟总线用。当要接收数据时，为控制器和存储单元提供的有源终止器单元可进入无源状态。
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公开(公告)号：CN1204506C
公开(公告)日：2005-06-01
申请号：CN02131882.4
申请日：2002-09-05
Applicant: 尔必达存储器股份有限公司
CPC classification number: G11C7/1048 , G11C5/063 , G11C7/10 , G11C11/4093
Abstract: 在有控制器和多个存储单元一起安装在母板上的存储器中，高速操作是依靠抑制反射引起的波形畸变来执行的，因为，当控制器执行关于存储模块上的存储单元的写/读数据时发生信号反射，控制器和存储单元中包括了有源终止器单元。这些有源终止器单元，为了终止存储单元中的这些总线，这些有源终止器单元供数据总线和/或时钟总线用。当要接收数据时，为控制器和存储单元提供的有源终止器单元可进入无源状态。
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公开(公告)号：CN100588148C
公开(公告)日：2010-02-03
申请号：CN200410101360.7
申请日：2004-12-17
Applicant: 尔必达存储器股份有限公司
Abstract: 本发明课题是在接口的接收机中减少依存于数据型式的信号抖动。因此，提供可自动调整的大规模集成电路来在各装置中可调整为减少(信号抖动)所需延迟量的设置。依存于数据型式的信号抖动可预测以前的任何状态，所以在接收机中保持获得的数据的状态，调整从这种保持的状态和所输入的数据而获得输入数据的定时。而且，作为用于决定取决于安装状态的延迟量的接收机内的调整机构，将来自激励级的1个周期间隔的脉冲数据和2个周期间隔的脉冲数据作为测试型式收发。具有自动调整机构从脉冲宽度不同的脉冲上升与下降时间差来得到最适合系统的延迟量。
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公开(公告)号：CN1728630A
公开(公告)日：2006-02-01
申请号：CN200410101360.7
申请日：2004-12-17
Applicant: 尔必达存储器股份有限公司
Abstract: 本发明课题是在接口的接收机中减少依存于数据型式的信号抖动。因此，提供可自动调整的大规模集成电路来在各装置中可调整为减少(信号抖动)所需延迟量的设置。依存于数据型式的信号抖动可预测以前的任何状态，所以在接收机中保持获得的数据的状态，调整从这种保持的状态和所输入的数据而获得输入数据的定时。而且，作为用于决定取决于安装状态的延迟量的接收机内的调整机构，将来自激励级的1个周期间隔的脉冲数据和2个周期间隔的脉冲数据作为测试型式收发。具有自动调整机构从脉冲宽度不同的脉冲上升与下降时间差来得到最适合系统的延迟量。
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公开(公告)号：CN100431046C
公开(公告)日：2008-11-05
申请号：CN200410095088.6
申请日：2002-09-05
Applicant: 尔必达存储器股份有限公司
IPC: G11C11/401 , G11C11/4063 , G11C11/409 , H01L27/108 , H01L21/8242
CPC classification number: G11C7/1048 , G11C5/063 , G11C7/10 , G11C11/4093
Abstract: 在有控制器和多个存储单元一起安装在母板上的存储器中，高速操作是依靠抑制反射引起的波形畸变来执行的，因为，当控制器执行关于存储模块上的存储单元的写/读数据时发生信号反射，控制器和存储单元中包括了有源终止器单元。这些有源终止器单元，为了终止存储单元中的这些总线，这些有源终止器单元供数据总线和/或时钟总线用。当要接收数据时，为控制器和存储单元提供的有源终止器单元可进入无源状态。
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