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公开(公告)号：CN116991359B
公开(公告)日：2023-12-22
申请号：CN202311244047.8
申请日：2023-09-26
Applicant: 上海为旌科技有限公司
Abstract: 本发明公开了Booth乘法器、混合Booth乘法器及运算方法，其中Booth乘法器包括：编码模块，用于基于Booth算法对乘数编码，得到编码信号；部分积产生模块，用于根据编码信号，对被乘数进行处理，产生若干部分积和若干符号修正位；部分积累加模块，用于根据若干部分积的符号位，计算得到部分积的符号位的和；部分积累加模块，还用于根据外部输入信号，选择相应的计算模式；部分积累加模块，还用于根据计算模式和若干符号修正位，对部分积的符号位进行修订；部分积累加模块，还用于根据计算模式，对若干部分积执行累加操作，并结合修订后的部分积的符号位的和，得到乘数与所述被乘数的乘积结果。
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公开(公告)号：CN115982528A
公开(公告)日：2023-04-18
申请号：CN202211489970.3
申请日：2022-11-25
Applicant: 上海交通大学
IPC: G06F17/15 , G06F7/544 , G06F7/533 , G06N3/0464
Abstract: 本发明提供了一种基于Booth算法的近似预编码卷积运算方法及系统，包括：步骤S1：乘数和被乘数输入乘法器通过近似预编码模块进行部分积分离，将分离后的被乘数相关部分积输入至加法树模块完成压缩，将压缩后的被乘数相关部分积和乘数相关部分积相加得到乘法器结果；步骤S2：将乘法器结果进行符号位扩展，并将扩展后的乘法器结果输入累加模块进行移位和相加操作，并将移位相加操作结果进行进位补偿。
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公开(公告)号：CN112764712B
公开(公告)日：2022-10-04
申请号：CN202110042301.0
申请日：2021-01-13
Applicant: 合肥工业大学
IPC: G06F7/533
Abstract: 本发明提出了一种高性能近似Booth乘法器及计算方法，该近似Booth乘法器包括：部分积生成模块、近似压缩树模块和进位加法器模块；部分积生成模块是由Booth编码器构成，乘数的每相邻三位与被乘数的每一位通过Booth编码器编码得到对应的部分积；近似压缩树模块包括精确化简单元和近似化简单元，精确化简单元用于部分积压缩树的高有效位，近似化简单元用于部分积压缩树的低有效位；进位加法器模块用于化简近似压缩树模块输出信号得到所求的二进制结果。本发明的精确度相对较高，同时本发明在面积、延时和功耗方面极大地节省Booth乘法器的硬件开销。
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公开(公告)号：CN107977191B
公开(公告)日：2021-07-27
申请号：CN201610920203.1
申请日：2016-10-21
Applicant: 中国科学院微电子研究所
Abstract: 本发明提供了一种低功耗并行乘法器，包括：部分积产生模块、部分积压缩模块以及跳跃进位加法器。其中，部分积产生模块包括Booth编码电路和解码电路，Booth编码电路将第一乘数的相邻的位值编码成目标参数，解码电路将第二乘数的位值与目标参数解码成部分积，该部分积产生模块将部分积数量减少了一半，极大地节省了乘法器电路的面积，提高了乘法器电路的运算速度。部分积压缩模块包括一位全加器以及求和电路，一位全加器根据部分积，输出进位的反相值，求和电路将部分积相加，生成两个权值不同的目标部分积，并将产生的目标部分积输出到下级压缩模块，极大地提高了压缩部分积的速度。跳跃进位加法器包括多个CSA模块，用于获取目标乘积。
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公开(公告)号：CN112558920A
公开(公告)日：2021-03-26
申请号：CN202011521792.9
申请日：2020-12-21
Applicant: 清华大学
Abstract: 本发明提供了一种有/无符号乘累加装置及方法，适用于粗粒度可重构处理器架构，所述装置包含拆分模块、运算模块、处理模块和输出模块；拆分模块用于获取配置控制信号，根据配置控制信号将输入的大于预设位宽的二进制被乘数、乘数和加数，按预设拆分规则拆分生成多组小于预设位宽的二进制数；运算模块用于根据配置控制信号中的动态配置文件，通过多个MAC运算单元对多组小于预设位宽的二进制数进行对应的分组后，分别进行乘累加计算和/或并行乘累加计算获得多个计算结果；处理模块用于将多个计算结果按预设调整规则分别进行移位和有效位扩展处理获得多个大于预设位宽的处理结果；输出模块用于将多个处理结果进行累加获得运算结果。
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Patent Agency Ranking
公开(公告)号：CN112214199A
公开(公告)日：2021-01-12
申请号：CN202010953134.0
申请日：2020-09-11
Applicant: 清华大学
IPC: G06F7/533
Abstract: 本发明公开了一种256位乘法器，包括多个128位部分积生成装置和移位相加加法装置，多个128位部分积生成装置的输出端分别与移位相加加法装置的输入端相连，其中，每个128位部分积生成装置包括第一64位加法器、第二64位加法器、第一64位乘法器、第二64位乘法器、第三64位乘法器、第一按位取反装置、第二按位取反装置和加法装置；第一64位加法器和第二64位加法器的输出端分别与第一64位乘法器的输入端相连，第一64位乘法器的输出端与加法装置的输入端相连，第二64位乘法器的输出端通过第一按位取反装置与加法装置的输入端相连，第三64位乘法器的输出端通过第二按位取反装置与加法装置的输入端相连，加法装置的输出端与移位相加加法装置的输入端相连。
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公开(公告)号：CN105573712B
公开(公告)日：2020-09-04
申请号：CN201510713139.5
申请日：2015-10-28
Inventor： 安德烈亚斯·都·恩格-哈尔斯特韦德特 , 爱德华·菲尔丁 , 罗尼·佩德森
IPC: G06F7/533
Abstract: 提供了用于计算重复迭代和的结果的装置、方法和程序，其中所述重复迭代和包括使用输入值的加法的多次迭代。在加法的单次迭代中，加法作为使用该输入值和该输入值的移位变形的重叠部分的求和运算被执行，其中该输入值的移位变形与该输入值具有部分重叠。通过使用来自该求和运算的输出增大从该输入值得到的输入来产生至少一个结果部分，并且使用该至少一个结果部分来构造结果值，以给出达到所需精度的结果值。由此，该重复迭代和被平坦化为平坦化的计算，该平坦化的计算仅需要使用该输入值的加法的单次迭代，从而促进了重复迭代和的结果值的计算。
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公开(公告)号：CN106775577A
公开(公告)日：2017-05-31
申请号：CN201710001809.X
申请日：2017-01-03
Applicant: 南京航空航天大学
IPC: G06F7/533
CPC classification number: G06F7/5332
Abstract: 本发明公开了一种高性能非精确冗余二进制乘法器及其设计方法，该非精确冗余二进制乘法器由非精确Booth编码单元、精确Booth编码单元、非精确冗余二进制4‑2压缩器单元、精确冗余二进制4‑2压缩器单元、精确压缩树形结构单元以及冗余二进制数到普通二进制数转换单元组成，其中非精确冗余二进制乘法器乘积的H比特高位是使用精确的Booth编码单元和精确的冗余4‑2压缩器单元得到的,乘积的L比特低位是使用非精确的Booth编码单元和非精确的冗余4‑2压缩器单元得到的。本发明是一种新型的高速、低功耗、小面积的乘法器，在实时嵌入式处理和其他低功耗数字电路设计领域具有很广阔的应用前景。
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公开(公告)号：CN103530085B
公开(公告)日：2016-06-22
申请号：CN201310421299.3
申请日：2013-09-16
Applicant: 电子科技大学
Abstract: 本发明公开了一种Booth编码器及乘法器。针对现有的面向模(2n-2p-1)乘法器耗费资源，速度较低的问题，提出了一种针对模(2n-2p-1)Booth乘法器的Booth编码器，以及基于该Booth编码器的模(2n-2p-1)乘法器。本发明的乘法器，在运算过程中，直接把个部分积和修正项C进行同时压缩，从而实现在运算过程中就实现了修正，大大减少了运算量，从而减少了资源的耗费和关键路径的延迟。
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公开(公告)号：CN105653240A
公开(公告)日：2016-06-08
申请号：CN201511019257.2
申请日：2015-12-30
Applicant: 深圳市正东源科技有限公司
CPC classification number: G06F7/533 , G06F7/5045 , G06K19/07
Abstract: 本发明实施例公开了一种用于RFID安全芯片的乘法器及实现方法，其中，该乘法器包括：部分积产生电路，用于产生部分积，并将所述部分积输入到压缩电路；压缩电路，用于接收部分积产生电路所产生的部分积，对部分积压缩处理获得压缩后的临时变量，并将临时变量输入到进位传播加法器；进位传播加法器，用于对所述临时变量进行压缩处理，并获得乘法结果。在本发明实施例中，通过混合压缩树减少树型结构中的求和级数，可以降低乘法器压缩树关键路径，减小电路延时，提高安全芯片的运行速度，适合于集成到智能卡芯片的RSA或者ECC协处理器中，以提高协处理器的工作速度。
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