公开(公告)号：CN114913890B

公开(公告)日：2025-04-29

申请号：CN202210093305.6

申请日：2022-01-26

Applicant: 美光科技公司

Inventor： T·H·金 ,  B·P·万莱文

IPC: G11C8/08 ,  G11C8/10 ,  G11C11/22 ,  G11C11/408

Abstract: 本申请涉及子字线驱动器。存储器阵列可包含多个子阵列，所述多个子阵列之间布置有间隙。字线可跨越多个子阵列布置，且驱动用于选择性地存取所述子阵列内的行(例如，存储器单元行)的存取晶体管。在一些实例中，施加到驱动所述字线的选择装置的信号可能在所述字线的所要转变处或附近的持续时间内过驱动，且一些信号可能在全局行线的高和低转变周围的持续时间内被驱动到相对高电平。信号是被过驱动还是被驱动到相对高电平可取决于在每一字线驱动器中使用的晶体管的类型。

公开(公告)号：CN119864062A

公开(公告)日：2025-04-22

申请号：CN202311362842.7

申请日：2023-10-19

Applicant: 长鑫科技集团股份有限公司

Inventor： 杨帆 ,  徐睿 ,  王旭东 ,  谷银川

IPC: G11C11/4091 ,  G11C11/408 ,  G11C11/406

Abstract: 本公开实施例涉及半导体电路设计领域，特别涉及一种刷新防护电路及存储器，刷新防护电路包括：采样电路基于激活地址采样获取统计地址；地址处理电路判断多个地址寄存器中存储的地址是否包括统计地址，若包括统计地址，则存储统计地址的地址寄存器对应的地址计数器的计数值+1；若不包括统计地址且存在空闲的地址寄存器，则将统计地址存储至空闲的地址寄存器中；若不包括统计地址且不存在空闲的地址寄存器，则生成地址更替指示信号；替换电路基于计数值最小的地址计数器的计数值生成替换概率，且判断地址更替指示信号是否满足替换概率，当地址更替指示信号满足替换概率，则将计数值最小的地址计数器对应的地址寄存器中存储的地址更替为统计地址。

公开(公告)号：CN119855133A

公开(公告)日：2025-04-18

申请号：CN202311355190.4

申请日：2023-10-18

Applicant: 北京超弦存储器研究院

Inventor： 戴瑾 ,  梁静 ,  姜建鹏 ,  李志轩 ,  余泳

IPC: H10B12/00 ,  G11C11/408 ,  G11C11/4074 ,  G11C11/4094

Abstract: 本申请提供了一种存储器及其制造方法、读写方法、电子设备。本申请的存储器包括衬底和存储单元，所述存储单元包括沿远离所述衬底的方向依次设置的读晶体管和写晶体管；所述读晶体管包括第一栅极、环绕所述第一栅极的侧壁的第一沟道以及与所述第一沟道分别连接的第一源/漏极和第二源/漏极；所述写晶体管包括第二沟道，环绕所述第二沟道的侧壁的第二栅极以及与所述第二沟道分别连接的第三源/漏极和第四源/漏极；其中所述读晶体管的所述第一栅极与所述写晶体管的所述第三源/漏极连接。本申请的器件架构能够减少写晶体管的漏电，增加保持时间以及加快读晶体管的读取速率。

公开(公告)号：CN119763627A

公开(公告)日：2025-04-04

申请号：CN202510259383.2

申请日：2025-03-06

Applicant: 牛芯半导体(深圳)有限公司

Inventor： 倪志鹏

IPC: G11C11/408 ,  G11C11/4094 ,  G11C11/4096

Abstract: 本申请的实施例揭示了一种用于访问数据的方法及装置、电子设备、存储介质。该方法包括：响应于预设的数据访问指令，根据数据访问指令在动态随机存取存储器中确定待访问行是否被激活；在待访问行被激活的情况下，对待访问行进行访问；在待访问行未被激活的情况下，获取所述待访问行对应的时间控制参数；待访问行对应的时间控制参数表征距离待访问行上次被充电的间隔次数；根据时间控制参数确定待访问行对应的时间参数；根据时间参数对待访问行进行访问。这样，提高了访问数据的效率，从而减少了访问数据的延迟。

公开(公告)号：CN119694364A

公开(公告)日：2025-03-25

申请号：CN202311244994.7

申请日：2023-09-25

Applicant: 兆易创新科技集团股份有限公司

Inventor： 马思博 ,  胡洪 ,  李杨 ,  赵建中

IPC: G11C11/408 ,  G11C11/413

Abstract: 本公开涉及存储器及其操作方法。该存储器包括存储阵列和用于外部访问存储阵列的访问接口，访问接口包括用于传输数据和地址的至少一根数据/地址复用线。该方法包括：启动指定的随机列访问模式，在该模式中能响应于接收到的多个访问地址对存储阵列进行连续的读/写操作，多个访问地址具有相同行地址和随机列地址；经由数据/地址复用线接收公共行地址和至少一个列地址；在该模式指示读操作的情况下，经由数据/地址复用线输出响应于接收到的访问地址读取的数据，或在该模式指示写操作的情况下，经由数据/地址复用线接收响应于接收到的访问地址而写入的数据；通过接收到无效的芯片使能信号，结束随机列访问模式。该方案能提升存储器的访问速度。

公开(公告)号：CN119626290A

公开(公告)日：2025-03-14

申请号：CN202311704560.0

申请日：2023-12-12

Applicant: 南亚科技股份有限公司

Inventor： 杨吴德

IPC: G11C11/408 ,  G11C11/4078 ,  G06F7/58

Abstract: 本公开提供一种存储器元件及其保护方法。该存储器元件包括一控制器，经配置以响应于一更新信号在一第一更新周期期间更新多条字元线之一；一随机数产生器，经配置以产生一第一数；一计数器，经配置以接收该第一数作为该计数器的一初始值，其中该计数器经配置以响应于该更新信号而开启；以及一地址寄存器，经配置以存储当该计数器递减至零时为有效的一第一字元线的一地址。

公开(公告)号：CN119580795A

公开(公告)日：2025-03-07

申请号：CN202411433638.4

申请日：2024-10-14

Applicant: 北京时代全芯存储技术股份有限公司 ,  北京时代全芯存储科技有限公司

Inventor： 砂永登志男 ,  斯科特·C·刘易斯 ,  林仲汉 ,  吴瑞仁 ,  杨子澔

IPC: G11C11/408 ,  G11C11/409 ,  G11C7/06 ,  G11C7/08

Abstract: 本发明提供一种基于存储块的存储器的数据读取方法，属于集成电路领域。本发明的数据读取方法包括：地址锁存步骤：将行地址和列地址通过预解码器线传输给存储块，存储块将行地址锁存在行解码器中，将列地址锁存在列解码器中，然后存储块断开与预解码器线的连接；数据读取步骤：根据行地址和列地址选定需要读取的存储单元，与选定的存储单元对应的多个直流感测放大器读取选定的多个存储单元中存储的读取数据，并将读取数据锁存在与选定的存储单元对应的数据锁存器中；待机步骤：存储块重新连接预解码器线，进入待机状态；传输步骤：将多个读取数据传输到数据输入输出接口。采用本发明的数据读取方法，可以获得更快的数据读取速度。

公开(公告)号：CN119580791A

公开(公告)日：2025-03-07

申请号：CN202411431080.6

申请日：2024-10-14

Applicant: 北京时代全芯存储技术股份有限公司 ,  北京时代全芯存储科技有限公司

Inventor： 砂永登志男 ,  斯科特·C·刘易斯 ,  林仲汉 ,  吴瑞仁 ,  杨子澔

IPC: G11C11/408 ,  G11C11/409 ,  G11C7/06 ,  G11C7/08

Abstract: 本发明提供一种基于存储块的存储器的数据写入方法，属于集成电路领域。本发明的数据写入方法包括：地址锁存步骤：将行地址和列地址通过预解码器线传输给存储块，存储块将行地址锁存在行解码器中，将列地址锁存在列解码器中，然后存储块断开与预解码器线的连接；传输步骤：数据输入输出接口将写入数据传输给存储块；数据写入步骤：根据行地址和列地址选定需要写入的存储单元，然后将局部数据总线传输来的写入数据锁存在与选定的存储单元对应的数据锁存器中，最后将写入数据通过对应的写入头写入选定的多个存储单元中；待机步骤：存储块重新连接预解码器线，进入待机状态。采用本发明的数据写入方法，可以获得更快的数据写入速度。

公开(公告)号：CN119559982A

公开(公告)日：2025-03-04

申请号：CN202311333036.7

申请日：2023-10-16

Applicant: 南亚科技股份有限公司

Inventor： 陈至仁

IPC: G11C11/4074 ,  G11C11/408

Abstract: 本发明提供一种电压调节器以及内存装置。电压调节器包括电压生成器以及偏压电路。偏压电路基于内存装置的省电模式信号动态调整偏压电压。电压生成器基于偏压电压调整电压生成器的偏压电流，其中偏压电流影响目标电压的变化率。电压生成器生成目标电压给在内存装置中用于驱动存储单元阵列的驱动电路。

公开(公告)号：CN119513035A

公开(公告)日：2025-02-25

申请号：CN202411492093.4

申请日：2024-10-24

Applicant: 华中科技大学 ,  北京大学

Inventor： 王超 ,  赵元声 ,  许家瑞 ,  吴燕庆

IPC: G06F15/78 ,  H03K19/21 ,  G11C11/408 ,  G11C11/4094

Abstract: 本发明属于集成电路技术领域，公开了一种基于DRAM的存内逻辑运算电路及系统。存内逻辑运算电路包括两个DRAM单元和用于产生逻辑运算结果的灵敏放大器。所述存内逻辑运算电路将一组逻辑输入信号定义为DRAM单元的存储内容，另一组逻辑输入信号定义为电路的读出控制信号，灵敏放大器的双相输出信号定义为逻辑运算的正、反相输出结果。在此基础上，本发明所提供的存内逻辑运算系统包含至少一个上述存内逻辑运算电路，写字线、写位线、读字线译码及驱动电路，逻辑配置电路，控制电路。本发明在保持存内逻辑运算电路存储功能不被破坏的同时，提供了存内逻辑运算电路方案，提升了存内逻辑运算与存储器阵列的兼容性。