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公开(公告)号：CN112992235B
公开(公告)日：2025-04-29
申请号：CN202011502162.7
申请日：2020-12-18
Applicant: 美光科技公司
Abstract: 本申请案涉及具有位错误率的动态程序擦除目标设定。一种系统包含具有存储器单元的存储器阵列及耦合到其的处理装置。所述处理装置执行编程目标设定操作，所述编程目标设定操作包含：确定对应于所述存储器阵列的编程分布的一组差异错误计数；基于所述一组差异错误计数的比较，识别对应于所述编程分布的谷值裕度；基于所述谷值裕度的值，从规则集合中选择编程目标设定规则；基于所述编程目标设定规则，执行编程目标设定操作，以调整与所述存储器阵列的擦除分布相关联的电压电平；确定所述存储器阵列的位错误率BER；响应于所述BER满足BER控制值，将所述电压电平降低某一电压阶跃；以及响应于所述BER不满足所述BER控制值，将所述电压电平增大所述电压阶跃。
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公开(公告)号：CN119889391A
公开(公告)日：2025-04-25
申请号：CN202311388831.6
申请日：2023-10-24
Applicant: 长江存储科技有限责任公司
Abstract: 本公开提供了一种存储器装置及其操作方法、存储器系统，所述存储器装置包括外围电路和与所述外围电路耦接的存储器阵列；所述存储器阵列包括至少一个存储块，所述外围电路包括至少一个行解码器，一个所述存储块与一个所述行解码器对应连接；所述行解码器包括逻辑电路和电平转换电路；其中，所述逻辑电路被配置为基于与所述行解码器对应连接的所述存储块的地址信号以及状态信号产生第一控制信号、第二控制信号和第一输出信号；所述第二控制信号的电平高于所述第一控制信号的电平；所述电平转换电路被配置为分别响应于所述第一控制信号和所述第二控制信号，基于所述第一输出信号产生第二输出信号。
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公开(公告)号：CN114078499B
公开(公告)日：2025-04-18
申请号：CN202110382745.9
申请日：2021-04-09
Applicant: 爱思开海力士有限公司
Abstract: 本文提供了一种半导体存储器装置和操作该半导体存储器装置的方法。该半导体存储器装置包括存储器块、外围电路和控制逻辑。存储器块包括分别联接到多条源极选择线的多个子块。外围电路对存储器块执行编程操作。控制逻辑被配置为控制外围电路，以增大联接到存储器块的公共源极线的电压，将多条源极选择线当中的至少一条源极选择线的电压增大到第一电压电平，以及设置联接到存储器块的位线的电压并且将至少一条源极选择线的电压从第一电压电平增大到第二电压电平。
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公开(公告)号：CN119832964A
公开(公告)日：2025-04-15
申请号：CN202411893933.8
申请日：2024-12-20
Applicant: 广东尚研电子科技股份有限公司
Abstract: 本发明涉及一种掉电存储介质的故障处理与使用寿命延长方法，包括：将运算逻辑数据结构初始化；读取整个ID区并从尾部开始查询ID标识码；基于查询到的ID标识码读取对应数据区存储的单帧数据并校验，校验成功则赋值工作参数，且对掉电存储介质所有扇区的ID区依序轮询，以定位掉电前所使用扇区；将工作参数数据区和对比区的数据存在差异时触发写入流程，单扇区内循环写入操作，直至单扇区擦写寿命达预设判定条件后切换至下一扇区使用；设置重写次数阈值，在单扇区写入后进行数据读写，若数据区读写失败后进入电压检测判断，用以判定此扇区是否故障。本发明具有合理的容错判断，可以延长掉电介质额定使用寿命。
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公开(公告)号：CN111798907B
公开(公告)日：2025-04-08
申请号：CN202010261436.1
申请日：2020-04-03
Applicant: 意法半导体(鲁塞)公司
Inventor： F·塔耶 , C·阿梅兹亚内·埃尔阿萨尼
Abstract: 本公开的实施例涉及用于写入电可擦除可编程非易失性存储器的方法和集成电路。在一个实施例中，该方法包括：将属于通信接口的滤波器电路可操作地连接到振荡器电路，其中通信接口物理上连接到总线；通过振荡器电路生成振荡信号；以及通过滤波器电路调节振荡信号从而生成用于对写入周期进行定时的时钟信号。
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Patent Agency Ranking
公开(公告)号：CN114639425B
公开(公告)日：2025-03-25
申请号：CN202210137528.8
申请日：2022-02-15
Applicant: 长江存储科技有限责任公司
IPC: G11C16/10
Abstract: 本申请公开了一种存储器、存储系统以及操作方法，属于存储技术领域。在本申请中，第一编程验证方式用于在第一验证子操作时对第一数量个编程态进行验证，第二编程验证方式用于在第二验证子操作时对第二数量个编程态进行验证，且第一数量和第二数量不同，第一验证子操作所需验证的编程态和第二验证子操作所需验证的编程态中存在相同的编程态。如此，在其中一种编程验证方式为逐个对每个编程态进行验证时，另一种编程验证方式中将存在某次验证子操作同时验证多个编程态，该编程验证方式所使用的时间也就相对较短，所以本申请将第一编程验证方式和第二编程验证方式进行结合，能够缩短整体的编程验证时间，从而提高整体编程速度。
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公开(公告)号：CN119645900A
公开(公告)日：2025-03-18
申请号：CN202411739792.4
申请日：2024-11-29
Applicant: 江苏谷泰微电子有限公司
Abstract: 本发明公开了一种应用于Flash芯片的自动双向传输和电平转换的缓冲电路，包括LDO电路、控制方向的缓冲器电路和自动方向的缓冲器电路；所述LDO电路的输入端分别输入VIN信号和EN使能信号，LDO电路根据VIN信号和EN使能信号为其他芯片或内部电路提供电压；所述控制方向的缓冲器电路的控制端输入EN使能信号和DIR选择信号，通过EN使能信号和DIR选择信号控制输入控制方向的缓冲器电路中信号正向传输和反向传输的切换以及开关；所述自动方向的缓冲器电路的控制端输入EN使能信号，通过EN使能信号控制自动方向的缓冲器电路的两个输入端口的电平转换；满足Flash芯片对不同SPI协议的兼容及电压域不同，有效的抑制了电源噪声对内部芯片的干扰，实现控制传输信号的传输方向。
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公开(公告)号：CN118366520B
公开(公告)日：2025-03-11
申请号：CN202410578802.4
申请日：2024-05-10
Applicant: 苏州异格技术有限公司
Abstract: 本发明涉及FPGA编程技术领域，具体涉及一种FPGA加速编程方法及装置，该方法包括：首先将目标FPGA芯片中的CRAM模块划分成多个CRAM子模块，并将各个CRAM子模块与各自相邻近的IP功能单元进行绑定；之后基于应用场景，获取目标FPGA芯片的编程逻辑；最后根据编程逻辑以及CRAM子模块与IP功能单元的绑定关系，通过状态机对CRAM子模块中的指定CRAM子模块进行动态编程。上述方案通过将CRAM模块划分为多个CRAM子模块，根据应用场景选择指定CRAM子模块进行编程，能够在FPGA应用中加速编程的时间，提高灵活性及编程效率。
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公开(公告)号：CN111833949B
公开(公告)日：2025-03-11
申请号：CN202010008418.2
申请日：2020-01-06
Applicant: 三星电子株式会社
Abstract: 提供了存储器控制器、存储器系统及其操作方法。当接收到针对第一块的数据写入请求时，确定表示在擦除第一块之后经过的时间段的擦除编程间隔(EPI)。当确定的EPI等于或小于参考时间时，基于从多种操作条件之中选择的第一操作条件将数据编程到第一块。当确定的EPI大于参考时间时，基于从所述多种操作条件之中选择的第二操作条件将数据编程到第一块。
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公开(公告)号：CN119517126A
公开(公告)日：2025-02-25
申请号：CN202411043411.9
申请日：2024-07-31
Applicant: 美光科技公司
Abstract: 本申请涉及改进的预测性编程验证。一种存储器阵列包括多个存储器单元。耦合到所述存储器阵列的控制逻辑可使编程电压施加到待编程到指定逻辑电平的所述多个存储器单元的子集，其中所述指定逻辑电平与一组逻辑电平相关联。所述控制逻辑可使与所述一组逻辑电平相关联的第一编程验证电压施加到所述存储器单元。所述控制逻辑可使与所述一组逻辑电平相关联的计数递减，其中所述计数指示待施加以用于将存储器单元的所述子集编程到预定义逻辑电平组中的逻辑电平的剩余编程电压的数量，且响应于确定所述计数降到低于阈值，终止多个存储器单元的所述子集的编程操作。
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