公开(公告)号：CN118676279B

公开(公告)日：2025-05-06

申请号：CN202410799333.9

申请日：2024-06-20

Applicant: 山东浪潮华光光电子股份有限公司

Inventor： 吴向龙 ,  闫宝华 ,  王成新

IPC: H10H20/82 ,  H10H20/819 ,  H10H20/01 ,  H01L21/3065 ,  H01L21/308

Abstract: 本发明涉及一种出光增强型反极性AlGaInP发光二极管及其制备方法，属于光电子技术领域，本发明通过对光刻胶的厚度及坚膜温度及ICP刻蚀条件进行优化调整，在刻蚀过程中实现发光区外扩，通过后续AlGaInP粗化实现亮度提升，该方法只需要AlGaInP粗化和分段刻蚀即可实现三种工艺的效果，大幅减少工艺流程，提升生产效率，降低成本。

公开(公告)号：CN114999910B

公开(公告)日：2025-05-06

申请号：CN202210384497.6

申请日：2016-12-19

Applicant: 朗姆研究公司

Inventor： 亚历山大·卡班斯凯 ,  萨曼莎·坦 ,  杰弗里·马克斯 ,  潘阳

IPC: H01L21/308 ,  C23C16/24 ,  C23C16/56

Abstract: 本发明涉及在图案化结构上的定向沉积。本发明提供了通过在图案化结构上执行高度非共形(定向)沉积来促进图案化的方法和相关装置。所述方法包括在图案化结构(例如硬掩模)上沉积膜。沉积可以是衬底选择性的，使得膜相对于下伏的待蚀刻的材料具有高的蚀刻选择性，并且是图案选择性的，使得膜定向沉积以复制图案化结构的图案。在一些实施方式中，在与执行后续蚀刻的室相同的室中执行沉积。在一些实施方式中，沉积可在通过真空传送室连接到蚀刻室的单独室(例如，PECVD沉积室)中执行。沉积可在蚀刻工艺期间之前或在蚀刻工艺期间的选定的间隔期间执行。在一些实施方式中，沉积涉及沉积工艺和处理工艺的多个循环。

公开(公告)号：CN119907191A

公开(公告)日：2025-04-29

申请号：CN202411909652.7

申请日：2024-12-24

Applicant: 西南技术物理研究所

Inventor： 向敏文 ,  陈庆敏 ,  王垚 ,  柯尊贵 ,  王国胜 ,  姜浩天 ,  陈生琼

IPC: H05K3/06 ,  G03F7/20 ,  H01L21/3065 ,  H01L21/308 ,  H01L21/02

Abstract: 本发明公开了一种保护电路的低温干法刻蚀方法，包括：组件的清洗，电路的保护，掩膜的生长，光刻制作和图形转移。本发明可以在保护电路的前提下对组件进行干法刻蚀加工，使用光刻胶保护电路，避免电路在等离子体轰击下变形；使用挡板保护光刻胶，确保光刻胶能够保护电路的同时也能在刻蚀完成后使用有机溶剂清洗去除干净；由于刻蚀工艺和生长工艺全程在不超过100℃的条件下进行，电路中熔点低的铟柱不会熔化的同时减少对组件性能的影响，使用该工艺可以完成几微米到几十微米厚度的加工；挡板可以多次使用，且制作成本很低；全程需要的化学药品仅为有机溶剂和光刻胶，降低了制作成本，提高了可靠性。

公开(公告)号：CN119890041A

公开(公告)日：2025-04-25

申请号：CN202510368310.7

申请日：2025-03-27

Applicant: 上海邦芯半导体科技有限公司

Inventor： 胥沛雯 ,  王士京 ,  王兆祥 ,  梁洁 ,  王晓雯 ,  仲凯 ,  许竞翔

IPC: H01L21/3065 ,  H01L21/308 ,  H01L21/67 ,  H01L21/768 ,  H01L23/538

Abstract: 本申请公开了一种半导体结构形成方法及半导体结构，形成方法包括：提供衬底，在衬底的一侧上形成多个光刻胶掩膜图形，相邻两个掩膜图形之间具有开口；执行第一预处理工艺，以在开口两侧的掩膜图形的表面上形成聚合物层；执行第一刻蚀工艺，以在开口的内底壁上形成深沟槽；第一刻蚀工艺基于改良博世工艺进行，改良博世工艺为采用氦气保护的脉冲式等离子体刻蚀工艺；执行第二刻蚀工艺，使第二刻蚀作用于深沟槽的侧壁表面。本申请实现对刻蚀行为的调控和改良，有效扩大了刻蚀工艺窗口，改善了高深宽比结构下的侧壁缺陷，提高了器件的性能和可靠性。

公开(公告)号：CN119852175A

公开(公告)日：2025-04-18

申请号：CN202311338765.1

申请日：2023-10-16

Applicant: 苏州晶湛半导体有限公司

Inventor： 程凯

IPC: H01L21/308 ,  H01L21/02

Abstract: 本公开提供了一种半导体薄膜及其制备方法，利用图案化的衬底形成具有镂空结构的半导体薄膜，以半导体薄膜为掩膜，通过湿法刻蚀进一步除去衬底，第一凹槽被刻蚀形成第二凹槽，第二凹槽在所述衬底所在平面的正投影面积大于所述镂空结构在所述衬底所在平面的正投影面积，在生长过程中，因为第一凹槽被加深刻蚀，部分半导体薄膜悬空于第二凹槽上，悬空结构可以弛豫张应力，抑制裂纹产生；另一方面，因为衬底被进一步除去，所以由于衬底和半导体薄膜的接触界面减小，在衬底和半导体薄膜之间的界面形成的位错数目也会进一步降低，且在半导体薄膜的生长过程中位错会进一步湮灭，最终得到无裂纹、低位错密度的高质量半导体薄膜。

公开(公告)号：CN115116840B

公开(公告)日：2025-04-11

申请号：CN202111002368.8

申请日：2021-08-30

Applicant: 株式会社东芝

Inventor： 佐野光雄 ,  小幡进 ,  樋口和人 ,  田岛尚之

IPC: H01L21/306 ,  H01L21/308 ,  H10D1/68 ,  C23C18/16 ,  C23C18/42 ,  C25D5/02 ,  C25D7/12

Abstract: 本发明的实施方式涉及蚀刻方法。在使用催化剂的蚀刻中，不易产生加工不良。实施方式的蚀刻方法包括以下工序：在一个主面具有第1及第2区域的基板上形成第1层，所述第1层在覆盖上述第1区域的部分中设置有多个开口或规定多个岛状部的1个以上的开口，覆盖上述第2区域的部分为连续膜；通过镀覆法在上述主面中的在上述多个开口或上述1个以上的开口内露出的部分上形成包含贵金属的催化剂层；形成第2层，所述第2层将上述催化剂层中的与上述第1及第2区域间的边界邻接的部分覆盖，使上述催化剂层中的与上述边界间隔的部分露出；以及，在上述催化剂层及上述第2层的存在下，用包含氧化剂和氟化氢的蚀刻剂对上述基板进行蚀刻。

公开(公告)号：CN114242582B

公开(公告)日：2025-04-11

申请号：CN202111444829.7

申请日：2021-11-30

Applicant: 武汉大学

Inventor： 刘胜 ,  孙亚萌 ,  王诗兆 ,  东芳 ,  薛良豪 ,  李瑞

IPC: H01L21/3065 ,  H01L21/308 ,  H01L25/00

Abstract: 本发明公开了一种间接式等离子体大腔体刻蚀的结构及其制备工艺，其结构包括腔体晶圆、键合晶圆和芯片；该间接式等离子体大腔体刻蚀的结构制备工艺包括前处理工艺、等离子体深硅刻蚀工艺以及键合工艺。本发明完美解决了深硅刻蚀过程中单腔体刻蚀时间长，刻蚀形成的腔体底面粗糙度大的技术问题；提出的间接式等离子体大腔体刻蚀的结构及其制备工艺易于实现自动化操作，工艺稳定，适合具有高深宽比的多腔体刻蚀，并且适于大规模批量生产的应用场景。

公开(公告)号：CN114097062B

公开(公告)日：2025-04-08

申请号：CN202080050799.9

申请日：2020-07-16

Applicant: 东京毅力科创株式会社

Inventor： 丹尼尔·富尔福德 ,  约迪·格热希科维亚克 ,  安东·德维利耶

IPC: H01L21/027 ,  H01L21/033 ,  H01L21/308 ,  H01L21/311 ,  H01L21/02

Abstract: 本披露内容涉及一种用于调整衬底上膜的应力过渡的方法。该方法包括：在该衬底上形成应力调节层，其中，该应力调节层包括由第一材料形成的第一区域以及由第二材料形成的第二区域，其中，该第一材料包括第一内应力，而该第二材料包括第二内应力，并且其中，该第一内应力与该第二内应力相比是不同的；以及在这些第一区域与这些第二区域之间形成过渡区域，其中，这些过渡区域包括该第一材料与该第二材料之间的界面，该界面具有大于零度且小于90度的预定斜坡。

公开(公告)号：CN119764171A

公开(公告)日：2025-04-04

申请号：CN202411856437.5

申请日：2024-12-17

Applicant: 江苏昕感科技有限责任公司

Inventor： 汪嘉 ,  王明军 ,  王子淳

IPC: H01L21/311 ,  H01L21/308 ,  H01L23/544 ,  G03F1/42 ,  G03F9/00 ,  G03F7/20

Abstract: 本申请公开了一种衬底材料零位对齐标记刻蚀方法，包括如下步骤：制备碳化硅晶圆衬底，并在衬底的外延上淀积生长TEOS层；在TEOS层表面涂覆光刻胶，并通过曝光、显影工艺形成零位对齐标记图形；在零位对齐标记图形中刻蚀掉TEOS层，使碳化硅外延层露出；在零位对齐标记图形中刻蚀碳化硅外延层并达到零位对齐标记所需深度；去除剩余光刻胶后，在TEOS层上制备阻挡层以及损伤阻挡层，完成零位对齐标记的制作。本方法通过将掩膜材料由纯光阻替换为光阻加TEOS层的方式，在控制生产成本几乎不变的情况下，使零位对齐标记得到陡直的侧壁角度，同时达到加深零位对齐标记蚀刻深度的目的，解决碳化硅晶圆在金属或钝化工序的对位异常问题。

公开(公告)号：CN117878145B

公开(公告)日：2025-03-21

申请号：CN202410084715.3

申请日：2024-01-19

Applicant: 中国科学院苏州纳米技术与纳米仿生研究所

Inventor： 肖阳 ,  尹立航 ,  洪亦芳 ,  邢娟 ,  邓旭光 ,  蔡勇

IPC: H10D64/27 ,  H10D30/47 ,  H10D30/01 ,  H01L21/308 ,  H01L21/28

Abstract: 本发明公开了一种射频器件、纳米栅极的制备方法及射频器件的制造方法。射频器件包括外延结构以及与所述外延结构匹配的源极、漏极、支撑层和栅极，所述栅极沿第二方向设置在所述源极、所述漏极之间，所述支撑层沿第一方向层叠设置在所述外延结构上，所述栅极包括栅帽和栅根，所述栅帽沿所述第一方向层叠设置在所述支撑层上，所述栅根设置在所述外延结构上且沿第二方向设置在所述支撑层的一侧，所述栅根还与所述栅帽连接并形成Γ型结构，所述第一方向和所述第二方向垂直。本发明降低了栅结构制备对设备的要求，通过沉积‑刻蚀制备极短栅极，完全不需要电子束光刻技术，国产设备即可满足生产需求。