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公开(公告)号：CN119947204A
公开(公告)日：2025-05-06
申请号：CN202311433891.5
申请日：2023-10-30
Applicant: 安世有限公司
Abstract: 一种半导体电力装置，包括有源区，有源区包括第一导电类型的漂移区；第二导电类型的体区，其中第二导电类型与第一导电类型相反；超级结区，其至少部分地布置在漂移区与体区之间，超级结区包括：第一导电类型的第一柱，第二导电类型的第二柱的至少一部分，第一柱被布置为与第二柱的部分相邻，其中，以下各项中的至少一个：第一柱的掺杂浓度在沿着第一柱从漂移区到体区的方向上恒定，并且第二柱的部分的掺杂浓度在沿着第二柱的部分从漂移区到体区的方向上减小；或者第一柱的掺杂浓度在沿着第一柱从漂移区到体区的方向上增加，并且第二柱的部分的掺杂浓度在沿着第二柱的部分从漂移区到体区的方向上恒定。
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公开(公告)号：CN119767701B
公开(公告)日：2025-05-06
申请号：CN202510252498.9
申请日：2025-03-05
Applicant: 深圳市创飞芯源半导体有限公司
Abstract: 本发明提供一种IGBT器件及其制备方法，包括：在衬底的第一面形成第一深度的第一沟槽和第二深度的第二沟槽，第一深度大于第二深度；进行第二导电类型离子注入形成第一、第二底部掺杂区；形成栅氧化层和栅极层；在衬底中形成载流子存储层，使第二底部掺杂区反型以消除第二底部掺杂区，载流子存储层的深度小于第一底部掺杂区顶部的深度，以保留第一底部掺杂区；在衬底中形成体区和有源区，体区的深度小于第二沟槽的深度；在衬底的第一面形成隔离层和金属互连层；在衬底的第二面形成集电极。本发明的IGBT器件在沟槽底部以及侧壁不会产生较大的电场，降低了对沟槽刻蚀工艺的敏感性，可以有效提高IGBT器件在雪崩状态下的稳定性。
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公开(公告)号：CN119922959A
公开(公告)日：2025-05-02
申请号：CN202510247949.X
申请日：2025-03-03
Applicant: 上海积塔半导体有限公司
Abstract: 本发明提供一种IGBT器件的终端结构、制作方法及IGBT器件，该终端结构通过在多晶硅层的特定位置形成开口，通过底层介质层填充该开口并叠加中间介质层形成梯度复合介质层结构。该结构能够有效引导电场从第一导电类型阱区边缘等高曲率区域向低场强区域扩散，有效抑制电场峰值集中。同时终端结构中开口区域介质层的增厚设计能够强化局部耐压，增强界面耐压能力。上述双重机制协同作用，有效提升器件整体耐压性能。此外，本发明避免了传统场限环结构所需的深结离子注入和高温推结等复杂工艺，在简化制造工艺、降低成本的同时，消除了深结工艺及高温推结过程中可能引发的晶圆翘曲、晶格损伤及漏电流劣化等问题，显著提升器件可靠性和整体性能。
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公开(公告)号：CN112204726B
公开(公告)日：2025-04-22
申请号：CN201980034476.8
申请日：2019-11-01
Applicant: 富士电机株式会社
Inventor： 白川彻
Abstract: 有源区(1)具有分别配置有主IGBT(20)和感测IGBT(30)的第一单元区(2)、第二单元区(3)。第二单元区(3)具有配置有感测IGBT(30)的检测区域(4)和包围检测区域(4)的周围的提取区域(5)。在提取区域(5)中的半导体基板(7)上配置有与包含多晶硅的感测IGBT(30)连结的电阻部(17)。与感测IGBT(30)连结的电阻部(17)具有与感测IGBT(30)的栅电极连接的第一部分(17a)、以及将第一部分(17a)连结于栅极流道(15)的第二部分(17b)，并且构成第二部分(17b)的电阻值为10Ω以上且5000Ω以下的内置电阻。由此，能够改善包含感测IGBT(30)的电流感测部的ESD耐量的提高与瞬态感测电压的降低之间的权衡关系。
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公开(公告)号：CN119855176A
公开(公告)日：2025-04-18
申请号：CN202411534021.1
申请日：2024-10-29
Applicant: 绍兴比亚迪半导体有限公司
Abstract: 本申请公开了一种绝缘栅双极晶体管、绝缘栅双极晶体管的制备方法、电子设备及车辆。晶体管包括发射极、栅极、集电极以及导电区域，导电区域包括浮空P区域以及PMOS元件；栅极设置有沟槽栅极，沟槽栅极伸入到浮空P区域内；发射极设置有沟槽发射极，沟槽发射极伸入到浮空P区域内、且深度小于沟槽栅极；PMOS元件设置于沟槽发射极处，以钳置浮空P区域的电位。本申请能够使沟槽栅底部被浮空P区包围，降低密勒电容，提高开关速度，降低开关损耗；在导通状态下PMOS元件可以将浮空P区电位钳位于固定值，从而有利于减小器件开关过程中的震荡现象；此外沟槽栅底部的N+阻挡区用来阻挡PMOS产生的空穴电流，可以防止空穴电流在沟槽底部流动造成沟槽栅极电势浮动。
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Patent Agency Ranking
公开(公告)号：CN119855175A
公开(公告)日：2025-04-18
申请号：CN202411482541.2
申请日：2024-10-22
Applicant: 扬州比亚迪半导体有限公司
Abstract: 本申请提供一种逆导型绝缘栅双极型晶体管及其形成方法、芯片和车辆，包括衬底，位于衬底内的第一集电极掺杂区和第二集电极掺杂区，以及位于衬底内的第一短路掺杂区。衬底包括沿第一方向相对的第一表面和第二表面，第二表面暴露出第一集电极掺杂区和第二集电极掺杂区，第二集电极掺杂区包括第一区和第二区，第二区与第一区远离第二表面的一侧接触。第二表面还暴露出第一短路掺杂区，第一短路掺杂区位于第一集电极掺杂区与第一区之间，且第二区与第一短路掺杂区远离第二表面的一侧接触。因此电子需要绕过第二区才能到达第一短路掺杂区，因此在第二区上方形成短路电阻区，增加了短路电阻区的短路电阻，从而实现改善电压回跳的现象。
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公开(公告)号：CN119855174A
公开(公告)日：2025-04-18
申请号：CN202411467982.5
申请日：2024-10-18
Applicant: 宁波比亚迪半导体有限公司
Abstract: 本申请涉及一种半导体器件及其形成方法、车载芯片及车辆。半导体器件包括半导体层、位于半导体层内的第一栅极沟槽以及第一沟槽栅结构。半导体层具有在第一方向上相对设置的第一表面与第二表面。第一栅极沟槽由第一表面向第二表面内陷。第一沟槽栅结构位于第一栅极沟槽中，且包括第一栅极部以及第一屏蔽部。第一栅极部与第一屏蔽部在第二方向上间隔排布，第一方向与第二方向相交。将第一栅极沟槽中的栅极分裂为在第二方向上间隔排布的第一栅极部和第一屏蔽部，第一栅极部与漏极间的寄生电容较小。并且，第一屏蔽部对第一栅极部与漏极之间的侧向寄生电容起到屏蔽作用，也能减小栅漏电容。较小的栅漏电容能降低半导体器件的开关损耗。
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公开(公告)号：CN113921605B
公开(公告)日：2025-04-18
申请号：CN202110756311.0
申请日：2021-07-05
Applicant: 三菱电机株式会社
Inventor： 西康一
Abstract: 提供沟槽栅极的栅极绝缘膜的可靠性提高的半导体装置。半导体装置包含半导体基板、栅极电极和多个沟槽栅极。半导体基板包含有源区域和配线区域。沟槽栅极从有源区域延伸至配线区域。该沟槽栅极在有源区域形成晶体管的一部分。栅极电极设置于配线区域，与沟槽栅极电连接。沟槽栅极的端部位于配线区域。栅极电极以将在沟槽栅极的端部形成的栅极接触部覆盖的方式设置。栅极电极经由栅极接触部而与沟槽栅极电连接。多个沟槽栅极仅沿一个方向延伸。
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公开(公告)号：CN113892189B
公开(公告)日：2025-04-18
申请号：CN202080039260.3
申请日：2020-05-26
IPC: H10D30/63 , H10D30/01 , H10D12/00 , H10D12/01 , H10D18/00 , H10D62/10 , H10D62/80 , H10D8/00 , H10D8/50
Abstract: 碳化硅半导体装置(60)具有有源区(51)和配置于上述有源区(51)的外侧的终端结构部(53)。碳化硅半导体装置(60)具备第二导电型的半导体基板(1)、第二导电型的第一半导体层(2)、第一导电型的第二半导体层(4)、第二导电型的第一半导体区(6)、第一导电型的第二半导体区(7)、栅绝缘膜(9)、栅电极(10)、第一电极(11)和第二电极(12)。第二半导体层(4)的位于终端结构部(53)的端部(T)在通电时的电子密度或空穴的密度中的更小的一方的密度为1×1015/cm3以下。
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公开(公告)号：CN115621303B
公开(公告)日：2025-04-15
申请号：CN202211392381.3
申请日：2022-11-08
Applicant: 重庆邮电大学
Abstract: 本发明涉及一种集成辅助耗尽栅的低功耗RC‑IGBT器件，属于半导体技术领域。该器件集成的辅助耗尽栅由栅极氧化层、多晶硅栅极组成，其特点在于辅助耗尽栅与主栅短接在一起，对其施加电压可以耗尽漂移区P柱形成自适应的电阻。本发明的突出优势主要有两点。第一，正向导通功耗降相比于传统SJ‑IGBT器件低了21％。第二，关断损耗相比传统RC‑IGBT器件降低了53％，大幅改善了器件的关断损耗与通态压降之间的折中关系。
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