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11.发明申请첫 번째 완전한 FEC 블록의 시작 위치를 나타내는 프리앰블을 포함하는 방송 신호 프레임 생성 장치 및 방송 신호 프레임 생성 방법 审中-公开一种广播信号帧产生装置和广播信号帧产生方法，包括指示第一完整FEC块的开始位置的前导码
公开(公告)号：WO2018048262A1
公开(公告)日：2018-03-15
申请号：PCT/KR2017/009914
申请日：2017-09-08
Applicant: 한국전자통신연구원
IPC: H04L1/00
CPC classification number: H04L1/00
Abstract: 복수의 동작 모드들을 지원하는 타임 인터리버에 상응하는 방송 신호 프레임생성 장치 및 방법이 개시된다. 본 발명의 일실시예에 따른 방송 신호 프레임 생성 장치는 코어 레이어 신호 및 인핸스드 레이어 신호를 결합(combine)하여 멀티플렉싱된 신호를 생성하는 결합기; 상기 멀티플렉싱된 신호의 파워를, 상기 코어 레이어 신호에 상응하는 파워로 낮추는 파워 노멀라이저; 상기 코어 레이어 신호 및 상기 인핸스드 레이어 신호에 함께 적용되는 인터리빙을 수행하여 타임 인터리빙된 신호를 생성하는 타임 인터리버; 및 상기 타임 인터리버에 상응하는 타임 인터리버 정보를 시그널링하기 위한 프리앰블을 포함하는 방송 신호 프레임을 생성하는 프레임 빌더를 포함하고, 상기 프리앰블은 피지컬 레이어 파이프들 각각에 상응하는 첫 번째 완전한 FEC 블록(first complete FEC block)의 시작 위치를 나타내는 필드를 포함한다.
Abstract translation: 公开了一种用于生成与支持多种操作模式的时间交织器相对应的广播信号帧的设备和方法。 根据本发明示例性实施例的用于生成广播信号帧的设备包括：组合器，用于组合核心层信号和增强层信号以生成多路复用信号; 功率规范器，用于将多路复用信号的功率降低到对应于核心层信号的功率; 时间交织器，用于交织核心层信号和增强层信号以生成时间交织信号; 和所述第一完整FEC块（第一完成FEC包括帧构造器，用于产生包括用于信令信息交织器对应于该时间交织器以及对应于所述前导码的时间的前同步码的广播信号帧是每个物理层管道的 块。＆lt; / p＆gt;＆lt; / p＆gt;
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公开(公告)号：WO2016171390A1
公开(公告)日：2016-10-27
申请号：PCT/KR2016/002306
申请日：2016-03-08
Applicant: 한국전자통신연구원
IPC: H04L27/26 , H04L1/00 , H04N21/2343 , H04N21/236 , H04N19/187
CPC classification number: H04L1/00 , H04L27/26 , H04N19/187 , H04N21/2343 , H04N21/236
Abstract: 레이어드 디비전 멀티플렉싱을 이용한 방송 신호 프레임 생성 장치 및 방법이 개시된다. 본 발명의 일실시예에 따른 방송 신호 프레임 생성 장치는 코어 레이어 신호 및 인핸스드 레이어 신호를 서로 다른 파워 레벨로 결합(combine)하여 멀티플렉싱된 신호를 생성하는 결합기; 상기 멀티플렉싱된 신호의 파워를, 상기 코어 레이어 신호에 상응하는 파워로 낮추는 파워 노멀라이저; 상기 코어 레이어 신호 및 상기 인핸스드 레이어 신호에 함께 적용되는 인터리빙을 수행하여 타임 인터리빙된 신호를 생성하는 타임 인터리버; 및 피지컬 레이어 파이프들(Physical Layer Pipes; PLPs)의 사이즈 정보 및 상기 코어 레이어 신호와 상기 인핸스드 레이어 신호에 공유되는 타임 인터리버 정보를 시그널링하기 위한 프리앰블을 포함하는 방송 신호 프레임을 생성하는 프레임 빌더를 포함한다.
Abstract translation: 公开了一种使用分层复用产生广播信号帧的装置和方法。 根据本发明的一个实施例的广播信号帧产生装置包括：组合器，用于通过组合核心层信号和不同功率电平的增强层信号来产生多路复用信号; 功率归一化器，用于将所述多路复用信号的功率降低到与所述核心层信号相对应的功率; 时间交织器，用于通过执行被加到核心层信号和增强层信号的交织来产生时间交织信号; 以及帧生成器，用于生成包括物理层管道（PLP）的大小信息的广播信号帧以及与核心层信号和增强层信号共享的信令时间交织器信息的前同步码。
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13.发明申请
公开(公告)号：WO2016144061A1
公开(公告)日：2016-09-15
申请号：PCT/KR2016/002214
申请日：2016-03-04
Applicant: 한국전자통신연구원
Abstract: 부트스트랩 및 프리앰블을 이용한 방송 신호 프레임 생성 장치 및 방법이 개시된다. 본 발명의 일실시예에 따른 방송 신호 프레임 생성 장치는 BICM 출력 신호에 인터리빙을 수행하여 타임 인터리빙된 신호를 생성하는 타임 인터리버; 및 상기 타임 인터리빙된 신호를 이용하여, 부트스트랩 및 프리앰블을 포함하는 방송 신호 프레임을 생성하는 프레임 빌더를 포함한다.
Abstract translation: 公开了广播信号帧生成装置和使用自举和前同步码的广播信号帧生成方法。 根据本发明的一个实施例的广播信号帧产生装置包括：时间交织器，用于在BICM输出信号上进行交织，从而产生时间交织信号; 以及帧构建器，用于使用时间交织信号来生成包含引导带和前同步码的广播信号帧。
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14.发明申请
公开(公告)号：WO2016137255A1
公开(公告)日：2016-09-01
申请号：PCT/KR2016/001879
申请日：2016-02-25
Applicant: 한국전자통신연구원
Abstract: 가변 길이 시그널링 정보를 위한 패리티 펑처링 장치 및 방법이 개시된다. 본 발명의 일실시예에 따른 패리티 펑처링 장치는, 길이가 16200이고 부호율이 3/15인 LDPC 부호어의 패리티 비트들에 대한 패리티 펑처링을 위한, 패리티 비트열을 제공하는 메모리; 및 상기 패리티 비트열의 뒤쪽에서 최종 펑처링 사이즈에 상응하는 개수의 비트들을 펑처링하는 프로세서를 포함한다.
Abstract translation: 公开了一种用于可变长度信令信息的奇偶穿孔设备和方法。 根据本发明的一个实施例的奇偶校验穿孔设备包括：存储器，用于提供用于对长度为16200和码率为3/15的LDPC码字的奇偶校验位执行奇偶校验位的奇偶校验位流; 以及处理器，用于在奇偶校验位流的后面删除与最后删截尺寸相对应的数字的比特。
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15.发明申请
公开(公告)号：WO2016137253A1
公开(公告)日：2016-09-01
申请号：PCT/KR2016/001875
申请日：2016-02-25
Applicant: 한국전자통신연구원
Abstract: 고정 길이 시그널링 정보를 위한 패리티 펑처링 장치 및 방법이 개시된다. 본 발명의 일실시예에 따른 패리티 펑처링 장치는, 길이가 16200이고 부호율이 3/15인 LDPC 부호어의 패리티 비트들에 대한 패리티 펑처링을 위한, 패리티 비트열을 제공하는 메모리; 및 상기 패리티 비트열의 뒤쪽에서 최종 펑처링 사이즈에 상응하는 개수의 비트들을 펑처링하는 프로세서를 포함한다.
Abstract translation: 公开了一种用于固定长度信令信息的奇偶穿孔设备和方法。 根据本发明的一个实施例的奇偶穿孔设备包括：存储器，用于提供用于对长度为16200和码率为3/15的LDPC码字的奇偶校验位执行奇偶校验位的奇偶校验位流; 以及处理器，用于在奇偶校验比特流的后面删除对应于最后删截尺寸的号码的比特。
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Patent Agency Ranking16.发明申请고정 길이 시그널링 정보 부호화를 위한 제로 패딩 장치 및 이를 이용한 제로 패딩 방법 审中-公开用于编码固定长度信号信息的ZERO PADDING装置和使用相同的ZERO PADDING方法
公开(公告)号：WO2016137203A1
公开(公告)日：2016-09-01
申请号：PCT/KR2016/001756
申请日：2016-02-23
Applicant: 한국전자통신연구원
Abstract: 고정 길이 시그널링 정보를 위한 제로 패딩 장치 및 방법이 개시된다. 본 발명의 일실시예에 따른 제로 패딩 장치는, LDPC 정보 비트열의 길이 및 BCH 인코딩된 비트열의 길이의 차를 이용하여 모든 비트를 0으로 채울 그룹들의 개수를 결정하고, 쇼트닝 패턴 오더를 이용하여 상기 그룹들을 선택하여 상기 그룹들의 모든 비트를 0으로 채우고, 0으로 채워지지 않은 그룹들 중 적어도 일부에 상기 BCH 인코딩된 비트열을 채워서 LDPC 정보 비트열을 생성하는 프로세서; 및 상기 LDPC 정보 비트열을 LDPC 인코더로 제공하는 메모리를 포함한다.
Abstract translation: 公开了一种用于固定长度信令信息的零填充装置和方法。 根据本发明的一个实施例的零填充装置包括：处理器，其通过使用LDPC信息位串的长度与a的长度之间的差来确定要用0填充所有位的组的数量 BCH编码的比特串，通过使用缩短模式顺序选择组来填充组的所有比特，并且通过将尚未被填充的组的至少一部分填充0来生成LDPC信息比特串， BCH编码位串; 以及用于将LDPC比特串提供给LDPC编码器的存储器。
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公开(公告)号：WO2022203248A1
公开(公告)日：2022-09-29
申请号：PCT/KR2022/003319
申请日：2022-03-08
Applicant: 한국전자통신연구원
IPC: H04N21/2385 , H04N21/236 , H04H20/42
Abstract: 본 발명의 일실시예에 따른 방송 신호 송신 장치는, 포스트 부트스트랩(post-bootstrap)을 위한 시스템 대역폭에 상응하는 시스템 대역폭 필드 및 베이스밴드 샘플링 레이트 계수를 시그널링하는 부트스트랩을 생성하는 부트스트랩 생성부; 방송 신호 프레임에서 상기 부트스트랩의 바로 다음에 위치(located immediately following the bootstrap)하는 프리앰블을 생성하는 프리앰블 생성부; 및 상기 방송 신호 프레임에서 상기 프리앰블의 바로 다음에 위치(located immediately following the preamble)하는 하나 이상(one or more)의 서브프레임들을 생성하는 페이로드 생성부를 포함한다. 이 때, 상기 프리앰블은 L1 시그널링 데이터를 포함하고, 상기 L1 시그널링 데이터는 리듀스드 캐리어 계수를 포함할 수 있다.
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公开(公告)号：WO2019074183A1
公开(公告)日：2019-04-18
申请号：PCT/KR2018/005891
申请日：2018-05-24
Applicant: 한국전자통신연구원 , 한국해양대학교 산학협력단
Abstract: 부트스트랩 신호 복호화 장치 및 방법이 개시된다. 본 발명의 일실시예에 따른 부트스트랩 신호 복호화 장치는 수신한 부트스트랩 신호의 상대적 순환 이동 값과 채널 이득 추정 값을 산출하고, 상기 상대적 순환 이동 값을 이용하여 상기 채널 이득 추정 값을 보상하는 연산부 및 보상된 채널 이득 추정 값을 이용하여 상기 부트스트랩 신호를 복호화하는 복호화부를 포함한다.
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19.发明申请
公开(公告)号：WO2016137254A1
公开(公告)日：2016-09-01
申请号：PCT/KR2016/001878
申请日：2016-02-25
Applicant: 한국전자통신연구원
Abstract: 가변 길이 시그널링 정보를 위한 패리티 인터리빙 장치 및 방법이 개시된다. 본 발명의 일실시예에 따른 패리티 인터리빙 장치는, 길이가 16200이고 부호율이 3/15인 LDPC 부호어의 패리티 비트들을 복수개의 그룹들로 분할하고, 그룹-와이즈 인터리빙 오더를 이용하여 상기 그룹들을 그룹-와이즈 인터리빙하여 패리티 펑처링을 위한 패리티 비트열을 생성하는 프로세서; 및 상기 패리티 펑처링을 위한 패리티 비트열을 패리티 펑처링부로 제공하는 메모리를 포함한다.
Abstract translation: 公开了一种用于可变长度信令信息的奇偶交织装置和方法。 根据本发明的实施例的奇偶校验交织装置包括：处理器，用于将具有16200长度和码率3/15的LDPC码字的奇偶校验位分成多个组，并进行组间交织 使用分组交织顺序来生成用于奇偶校验穿孔的奇偶校验位序列; 以及用于向奇偶校验穿孔单元提供用于奇偶校验穿孔的奇偶校验位序列的存储器。
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20.发明申请
公开(公告)号：WO2016137204A1
公开(公告)日：2016-09-01
申请号：PCT/KR2016/001757
申请日：2016-02-23
Applicant: 한국전자통신연구원
Abstract: 고정 길이 시그널링 정보를 위한 패리티 인터리빙 장치 및 방법이 개시된다. 본 발명의 일실시예에 따른 패리티 인터리빙 장치는, 길이가 16200이고 부호율이 3/15인 LDPC 부호어의 패리티 비트들을 복수개의 그룹들로 분할하고, 그룹-와이즈 인터리빙 오더를 이용하여 상기 그룹들을 그룹-와이즈 인터리빙하여 패리티 펑처링을 위한 패리티 비트열을 생성하는 프로세서; 및 상기 패리티 펑처링을 위한 패리티 비트열을 패리티 펑처링부로 제공하는 메모리를 포함한다.
Abstract translation: 公开了一种用于固定长度信令信息的奇偶交织装置和方法。 根据本发明的一个实施例的奇偶校验交织装置包括：处理器，将具有16200的长度和3/15的码率的LDPC码字的奇偶校验位分成多个组，并产生奇偶校验 用于通过使用分组交织顺序对组进行分组交织来进行奇偶校验穿孔的位串; 以及用于向奇偶校验穿孔单元提供用于奇偶校验穿孔的奇偶校验位串的存储器。
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