Invention Grant
- Patent Title: 层叠体和联合体以及半导体装置的制造方法
-
Application No.: CN201610959486.0Application Date: 2016-11-03
-
Publication No.: CN106696408BPublication Date: 2021-04-13
- Inventor: 木村龙一 , 高本尚英
- Applicant: 日东电工株式会社
- Applicant Address: 日本大阪府
- Assignee: 日东电工株式会社
- Current Assignee: 日东电工株式会社
- Current Assignee Address: 日本大阪府
- Agency: 北京林达刘知识产权代理事务所
- Agent 刘新宇; 李茂家
- Priority: 2015-222896 20151113 JP
- Main IPC: B32B27/06
- IPC: B32B27/06 ; B32B27/20 ; B32B27/08 ; B32B27/36 ; B32B7/06 ; B32B7/12 ; B32B3/04 ; B32B33/00 ; H01L21/683 ; C08J7/04 ; C09D161/06 ; C09D163/00 ; C09D133/08 ; C09D7/40 ; C08L67/02
Abstract:
本发明涉及层叠体和联合体以及半导体装置的制造方法，本发明提供能够减少切割时在芯片侧面产生的龟裂的层叠体等。本发明涉及包括切割片和半导体背面保护薄膜的层叠体。切割片包括基材层和配置在基材层上的粘合剂层。半导体背面保护薄膜配置在粘合剂层上。固化后的半导体背面保护薄膜的拉伸储能模量在23℃～80℃全部范围下为1GPa以上。
Public/Granted literature
- CN106696408A 层叠体和联合体以及半导体装置的制造方法 Public/Granted day:2017-05-24
Information query
