公开(公告)号：JP2007194632A

公开(公告)日：2007-08-02

申请号：JP2007007551

申请日：2007-01-17

Applicant: Stmicroelectronics (Crolles 2) Sas ,  エスティマイクロエレクトロニクス(クロル 2)エスエーエスSTMicroelectronics (Crolles 2)SAS

Inventor： HALIMAOUI AOMAR

IPC: H01L21/28

CPC classification number: H01L21/32134 ,  H01L21/02068 ,  H01L21/28518

Abstract: PROBLEM TO BE SOLVED: To provide a method of removing any metal residue that has not been silicided during formation of a metal silicide.
SOLUTION: A silicidation method comprises: a step of depositing at least one metal 7 on silicon-containing regions 3, 5, and 6; a step of forming a metal silicide 70; and a step of removing metal residue 8 that has not been silicided during formation of the metal silicide 70. A method of removing the metal residue 8 comprises: a step (a) of converting the metal residue 8 to an alloy 10 containing germanide of the metal; and a step (b) of removing the alloy 10 by dissolving the alloy in a chemical solution.
COPYRIGHT: (C)2007,JPO&INPIT

Abstract translation: 待解决的问题：提供在形成金属硅化物期间除去未被硅化的任何金属残渣的方法。 解决方案：硅化方法包括：在含硅区域3,5和6上沉积至少一种金属7的步骤; 形成金属硅化物70的步骤; 以及在金属硅化物70的形成期间去除未被硅化的金属残渣8的步骤。去除金属残渣8的方法包括：将金属残渣8转化成含有锗的锗的合金10的步骤（a） 金属; 以及通过将合金溶解在化学溶液中去除合金10的步骤（b）。 版权所有（C）2007，JPO＆INPIT

公开(公告)号：JP2016504566A

公开(公告)日：2016-02-12

申请号：JP2015541047

申请日：2013-09-19

Applicant: ソイテックSoitec ,  エスティマイクロエレクトロニクス、(クロル、2)、エスアエスStmicroelectronics (Crolles 2) Sas ,  エスティマイクロエレクトロニクス、(クロル、2)、エスアエスStmicroelectronics (Crolles 2) Sas

Inventor： オレグ コノンチュク， ,  オレグ コノンチュク， ,  ディディエ デュタートレ， ,  ディディエ デュタートレ，

IPC: G01B11/06 ,  G01N21/88 ,  H01L21/66 ,  H01L27/12

CPC classification number: G01B11/06 ,  G01B11/0633 ,  G01B11/30 ,  G02B21/361 ,  H01L22/12

Abstract: 本発明は、多層半導体構造の層の厚さばらつきを測定するための方法において、画像取得システムによって前記構造の表面の少なくとも1つの画像を取得するステップであって、前記画像が前記構造の表面からほぼ単色の光束を反射させることによって得られるステップと、前記表面から反射された光の強度のばらつきから、測定される前記層の厚さばらつきを求めるために前記少なくとも1つの取得画像を処理するステップとを含むこと、並びに前記ほぼ単色の光束の波長が厚さばらつきを測定しなければならない層以外の構造の層の反射率の感度の最小値に対応するように選ばれ、ある層の反射率の前記感度が、問題とする層が所与の厚さの差を有する2つの多層構造の反射率間の差と前記所与の厚さの差との比に等しく、その他の層の厚さに関しては2つの多層構造において同一であることを特徴とする、方法に関する。本発明は、前記方法を実施する測定システムにも関する。【選択図】図1

Abstract translation: 本发明提供一种方法，用于测量所述多层半导体结构的层的厚度的变化，其包括由图像获取系统获取所述结构的表面的至少一个图像的步骤，从该结构的图像表面 包括由基本上反射单色光束获得以下步骤的处理的步骤中，在光的强度的变化从所述表面反射的，所述要被测量的至少一个获取的图像以确定所述层的厚度变化 包括赌注，并选择为对应于基本单色层结构的比层波长必须测量光束的厚度变化，一个层的反射率以外的反射率的灵敏度的最小值 的灵敏度等于所讨论的两个多层结构层的反射率之间，所述给定的厚度的差之间的差的比具有给定的厚度的差异，的其它层的厚度 它的特征在于，关于该它是在两个多层结构相同，对方法。 本发明还涉及一种测量系统，用于实现该方法。 点域1

公开(公告)号：JP2007258715A

公开(公告)日：2007-10-04

申请号：JP2007070062

申请日：2007-03-19

Applicant: St Microelectronics Sa ,  Stmicroelectronics (Crolles 2) Sas ,  エスティマイクロエレクトロニクス エスエー ,  エスティマイクロエレクトロニクス(クロル 2)エスエーエスSTMicroelectronics (Crolles 2)SAS

Inventor： MONFRAY STEPHANE ,  SKOTNICKI THOMAS ,  DUTARTRE DIDIER ,  TALBOT ALEXANDRE

IPC: H01L29/786 ,  H01L21/336

CPC classification number: H01L29/78684 ,  H01L29/66628 ,  H01L29/66772

Abstract: PROBLEM TO BE SOLVED: To provide a manufacturing method for a transistor with a germanium-rich channel and fully-depleted type architecture that can be easily manufactured on an arbitrary substrate and that can easily control the formation of the channel.
SOLUTION: The manufacturing method for a MOS transistor comprises (a) a step to form a half-conductive interlayer 6 containing alloy of silicon and germanium on a substrate 2, (b) step to manufacture the source region, drain region and insulating gate regions 11, 12 and 9 of the transistor on the interlayer 6, and (c) step to oxidize the interlayer 6 starting with the bottom surface of the interlayer 6 to raise the concentration of germanium within the channel of the transistor.
COPYRIGHT: (C)2008,JPO&INPIT

Abstract translation: 要解决的问题：提供一种具有富锗的通道和全耗尽型结构的晶体管的制造方法，其可以容易地在任意的衬底上制造并且可以容易地控制通道的形成。 解决方案：MOS晶体管的制造方法包括（a）在衬底2上形成含有硅和锗的合金的半导体中间层6的步骤，（b）制造源极区，漏极区和 在中间层6上的晶体管的绝缘栅极区域11,12和9，以及（c）从中间层6的底面开始氧化中间层6的步骤，以提高锗在晶体管的沟道内的浓度。 版权所有（C）2008，JPO＆INPIT

公开(公告)号：JP2007027734A

公开(公告)日：2007-02-01

申请号：JP2006191476

申请日：2006-07-12

Applicant: Koninkl Philips Electronics Nv ,  Stmicroelectronics (Crolles 2) Sas ,  エステーミクロエレクトロニクス (クロール 2) ソシエテ パール アクシオン サンプリフィエSTMicroelectronics (Crolles 2) SAS ,  コニンクリユケ フィリプス エレクトロニクス ナムローゼ フェンノートシャップKoninklijke Philips Electronics N.V.

Inventor： TORRES JOAQUIN ,  GOSSET LAURENT-GEORGES

IPC: H01L21/768 ,  H01L23/522

CPC classification number: H01L21/76831 ,  H01L21/7682 ,  H01L21/76849

Abstract: PROBLEM TO BE SOLVED: To provide an integrated circuit, and an integrated circuit manufacturing method, wherein integration of interconnection air cavity is controlled for improved reliability.
SOLUTION: The invention relates to an improved integrated circuit and an integrated circuit manufacturing method, in which an air cavity, being highly controlled, is introduced in high speed copper interconnection, based on the introduction of polymer material to the side wall of a via and an interconnection line in an interconnection stack. The method includes controlled formation of air cavity, resulting in improved signal propagation performance at a semiconductor interconnection.
COPYRIGHT: (C)2007,JPO&INPIT

Abstract translation: 要解决的问题：提供集成电路和集成电路制造方法，其中控制互连空气腔的集成以提高可靠性。 解决方案：本发明涉及一种改进的集成电路和集成电路制造方法，其中在高速铜互连中引入高度可控的空气腔，基于将聚合物材料引入到侧壁的侧壁 互连叠层中的通孔和互连线。 该方法包括控制形成空气腔，从而在半导体互连处提高了信号传播性能。 版权所有（C）2007，JPO＆INPIT

公开(公告)号：JP2006121082A

公开(公告)日：2006-05-11

申请号：JP2005302800

申请日：2005-10-18

Applicant: St Microelectronics Sa ,  Stmicroelectronics (Crolles 2) Sas ,  エスティマイクロエレクトロニクス エスエー ,  エスティマイクロエレクトロニクス(クロル 2)エスエーエスSTMicroelectronics (Crolles 2)SAS

Inventor： LENOBLE DAMIEN ,  CORONEL PHILIPPE ,  CERUTTI ROBIN

IPC: H01L21/768 ,  H01L21/28 ,  H01L21/336 ,  H01L29/78

CPC classification number: H01L21/76805 ,  H01L21/26506 ,  H01L21/28061 ,  H01L21/76814 ,  H01L23/485 ,  H01L29/66545 ,  H01L29/66636 ,  H01L2924/0002 ,  H01L2924/00

Abstract: PROBLEM TO BE SOLVED: To provide an easy method for forming a compact pad whose manufacturing cost can be reduced.
SOLUTION: A region 51 is an area 510 that extends at least up to part of the front surface of the region, and can be locally changed for the purpose of forming the area using a material that can be selectively removed from the region. This region is covered with an insulating material 7, and an orifice 90 that appears on the front surface of the area 510 is formed in the insulating material. The material that can be selectively removed is removed from this area through the orifice so that a cavity 520 may be formed in place of this area. The cavity and the orifice are filled up with at least one conductive material 91.
COPYRIGHT: (C)2006,JPO&NCIPI

Abstract translation: 要解决的问题：提供一种用于形成其制造成本可以降低的紧凑型垫的简单方法。 解决方案：区域51是至少延伸到区域的前表面的一部分的区域510，并且可以局部地改变以便使用可以从区域中选择性地去除的材料形成区域 。 该区域被绝缘材料7覆盖，并且在绝缘材料中形成出现在区域510的前表面上的孔口90。 可以选择性地除去的材料通过孔口从该区域移除，从而可以形成空腔520来代替该区域。 空腔和孔口填充有至少一个导电材料91.版权所有（C）2006，JPO＆NCIPI

公开(公告)号：JP2011254081A

公开(公告)日：2011-12-15

申请号：JP2011124472

申请日：2011-06-02

Applicant: Commissariat A L'energie Atomique Et Aux Energies Alternatives ,  Stmicroelectronics (Crolles 2) Sas ,  エスティマイクロエレクトロニクス、(クロル、2)、エスアエスStmicroelectronics (Crolles 2) Sas ,  コミサリア ア レネルジー アトミック エ オ ゼネルジー アルテルナティブCommissariat A L’Energie Atomique Et Aux Energies Alternatives

Inventor： CLAIR FENOUIL BE'RANGER ,  OLIVIER TOMAT ,  PHILIP COLONELLO ,  STEPHANE DELORME

IPC: H01L29/786 ,  H01L21/336 ,  H01L21/8244 ,  H01L27/11

CPC classification number: H01L21/76897 ,  H01L21/743 ,  H01L27/11 ,  H01L29/66772 ,  H01L29/78648

Abstract: PROBLEM TO BE SOLVED: To provide a method for manufacturing a field effect transistor having a counter electrode that can enhance its miniaturization and ease in its realization.SOLUTION: An etching mask, comprising a profiling pattern of a gate electrode 9, a source contact 12, a drain contact 13, and a counter-electrode contact, is formed on a substrate of semi-conductor on insulator type. The substrate is covered by a layer of a dielectric material 5 and a gate material. The counter-electrode contact is located in the pattern of the gate electrode 9. The gate material is etched to define the gate electrode 9, the source contact 12 and drain contact 13, and the counter-electrode contact. A part of a support substrate 2 is released through a pattern of a counter-electrode contact area. An electrically conductive material 22 is deposited on the free part of the support substrate 2 to form the counter-electrode contact.

Abstract translation: 解决的问题：提供一种制造具有能够增强其小型化和易于实现的对电极的场效应晶体管的方法。 解决方案：在半导体绝缘体类型的衬底上形成包括栅电极9，源极接触12，漏极接触13和对电极接触的轮廓图案的蚀刻掩模。 基底被电介质材料5和栅极材料层覆盖。 对电极触点位于栅电极9的图案中。栅极材料被蚀刻以限定栅电极9，源极接触12和漏极接触13以及对电极接触。 支撑基板2的一部分通过对电极接触区域的图案被释放。 在支撑基板2的自由部分上沉积导电材料22以形成对电极接触。 版权所有（C）2012，JPO＆INPIT

公开(公告)号：JP2008053729A

公开(公告)日：2008-03-06

申请号：JP2007217316

申请日：2007-08-23

Applicant: Interuniv Micro Electronica Centrum Vzw ,  Stmicroelectronics (Crolles 2) Sas ,  アンテルユニヴェルシテール・ミクロ−エレクトロニカ・サントリュム・ヴェー・ゼッド・ドゥブルヴェInteruniversitair Micro−Elektronica Centrum Vzw ,  エステーミクロエレクトロニクス (クロール 2) ソシエテ パール アクシオン サンプリフィエSTMicroelectronics (Crolles 2) SAS

Inventor： LENOBLE DAMIEN

IPC: H01L29/78 ,  H01L21/265 ,  H01L21/336 ,  H01L29/786

CPC classification number: H01L21/26586 ,  H01L29/66803 ,  H01L29/785

Abstract: PROBLEM TO BE SOLVED: To provide a doping method of a fin base semiconductor element capable of obtaining a uniform doping along a fin.
SOLUTION: A doping method of a fin base semiconductor element has an upper surface, a left side wall surface, and a right side wall surface, including the steps of: patterning at least one fin; providing a first target surface, being the right side wall of a first block material having height, width, and length; scanning a first primary ion beam that collides with the first target surface with incident angle α different from 0 degree, thereby inducing a first secondary ion beam; and doping the left side wall surface and the upper surface of the fin opposed to the first target surface by using the first secondary ion beam.
COPYRIGHT: (C)2008,JPO&INPIT

Abstract translation: 要解决的问题：提供能够沿翅片获得均匀掺杂的鳍式半导体元件的掺杂方法。 解决方案：鳍状基底半导体元件的掺杂方法具有上表面，左侧壁表面和右侧壁表面，包括以下步骤：构图至少一个鳍片; 提供第一目标表面，其是具有高度，宽度和长度的第一块材料的右侧壁; 扫描与第一目标表面碰撞的入射角α不同于0度的第一主离子束，从而引起第一二次离子束; 以及通过使用第一二次离子束来掺杂与第一目标表面相对的翅片的左侧壁表面和上表面。 版权所有（C）2008，JPO＆INPIT

公开(公告)号：TW200746355A

公开(公告)日：2007-12-16

申请号：TW095124438

申请日：2006-07-05

Applicant: 意法半導體(克霍勒2廠)公司 STMICROELECTRONICS(CROLLES 2) SAS ,  皇家飛利浦電子股份有限公司 KONINKLIJKE PHILIPS ELECTRONICS N.V.

Inventor： 托雷斯 傑昆 TORRES, JOAQUIN ,  戈塞特 洛朗特 喬治 GOSSET, LAURENT-GEORGES

IPC: H01L

CPC classification number: H01L21/76831 ,  H01L21/7682 ,  H01L21/76849

Abstract: 本發明提供一種經改良之積體電路以及積體電路製造方法,以便基於在內連線堆疊內之內連線之線與通道之邊緣上引入聚合物材料而在高速銅內連線內引入高度受控之氣穴,以此方式併入且控制氣穴形成,因此强化半導體內連線之訊號傳播效能。

Abstract in simplified Chinese: 本发明提供一种经改良之集成电路以及集成电路制造方法,以便基于在内连接堆栈内之内连接之线与信道之边缘上引入聚合物材料而在高速铜内连接内引入高度受控之气穴,以此方式并入且控制气穴形成,因此强化半导体内连接之信号传播性能。

公开(公告)号：TW200629543A

公开(公告)日：2006-08-16

申请号：TW094144994

申请日：2005-12-19

Applicant: 史特微電子柯羅里斯2股份有限公司 STMICROELECTRONICS CROLLES 2 SAS ,  皇家飛利浦電子股份有限公司 KONINKLIJKE PHILIPS ELECTRONICS N.V.

Inventor： 畢川 多伯洛 BOROT, BERTRAND ,  羅伯特 毛瑞茲 格尼拉 GONELLA, ROBERTO MAURIZIO ,  謝巴庭 法伯瑞

IPC: H01L

CPC classification number: H01L23/5252 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本發明係一種反熔絲單元及其製程，其設有一個積體電路式的標準MOS電晶體，並具有以一金屬矽化物層覆蓋住的源極及汲極區，和至少一條將MOS電晶體圍繞住至少一部份的電阻層式導電軌，以供傳送一加熱電流而使金屬矽化物的金屬擴散到整個汲極和／或源極接面。

Abstract in simplified Chinese: 本发明系一种反熔丝单元及其制程，其设有一个集成电路式的标准MOS晶体管，并具有以一金属硅化物层覆盖住的源极及汲极区，和至少一条将MOS晶体管围绕住至少一部份的电阻层式导电轨，以供发送一加热电流而使金属硅化物的金属扩散到整个汲极和／或源极接面。

公开(公告)号：JP2011135080A

公开(公告)日：2011-07-07

申请号：JP2010284914

申请日：2010-12-21

Applicant: Commissariat A L'energie Atomique Et Aux Energies Alternatives ,  Stmicroeletronics (Crolles 2) Sas ,  エスティマイクロエレクトロニクス、(クロル、2)、エスアエスStmicroelectronics (Crolles 2) Sas ,  コミサリア ア レネルジー アトミック エ オ ゼネルジー アルテルナティブCommissariat A L’Energie Atomique Et Aux Energies Alternatives

Inventor： FENOUILLET-BERANGER CLAIRE ,  DENORME STEPHANE ,  CORONEL PHILIPPE

IPC: H01L21/76 ,  H01L21/762

CPC classification number: H01L21/76264

Abstract: PROBLEM TO BE SOLVED: To provide a method of manufacturing a hybrid substrate that is easy to implement. SOLUTION: The method of manufacturing a hybrid substrate continuously includes steps of: forming an etching mask for defining an isolation region 5, a first active region 1, and a second active region 3; patterning a layer formed of a first semiconductor material 2, a layer formed of a second semiconductor material 4, and a layer 6 formed of a second isolation material in order to define at least the isolation region 5 and the first active region 1 of the first semiconductor material 2, forming a space in a substrate by opening a principal surface of the first active region 1, and removing the etching mask in the upper side of the active region 1; filling the space and the etching mask with a first isolation material; flattening the first isolation material; and etching the first isolation material until the principal surface of the first active region is opened. COPYRIGHT: (C)2011,JPO&INPIT

Abstract translation: 要解决的问题：提供一种易于实现的混合基板的制造方法。 解决方案：连续制造混合衬底的方法包括以下步骤：形成用于限定隔离区5，第一有源区1和第二有源区3的蚀刻掩模; 图案化由第一半导体材料2形成的层，由第二半导体材料4形成的层和由第二隔离材料形成的层6，以便至少限定第一半导体材料2的隔离区域5和第一有源区域1。 半导体材料2，通过打开第一有源区域1的主表面并去除有源区域1的上侧的蚀刻掩模，在基板中形成空间; 用第一隔离材料填充空间和蚀刻掩模; 展平第一隔离材料; 并蚀刻第一隔离材料，直到第一有源区的主表面被打开。 版权所有（C）2011，JPO＆INPIT