-
公开(公告)号：CN109994489B
公开(公告)日：2024-09-03
申请号：CN201811612371.X
申请日：2018-12-27
Applicant: 瑞萨电子株式会社
Abstract: 本公开的实施例涉及制造半导体装置的方法。提供一种具有提高的可靠性的半导体装置。首先，提供包括绝缘层、半导体层和绝缘膜的衬底，该绝缘膜堆叠在半导体衬底上、并且具有填充有元件隔离部分的沟槽。在通过第一干法蚀刻来从体区域去除绝缘膜之后，通过第二干法蚀刻来从体区域去除半导体层。然后，通过蚀刻来去除SOI区域中的绝缘膜和体区域中的绝缘层。含有碳氟化合物气体的气体被用于第一干法蚀刻。通过第一干法蚀刻的元件隔离部分的蚀刻厚度至少等于紧接在开始第一干法蚀刻之前的绝缘膜的厚度与紧接在开始第一干法蚀刻之前的半导体层的厚度的总和。在第一干法蚀刻之后并且在第二干法蚀刻之前，执行氧等离子体处理。
-
公开(公告)号：CN118042844A
公开(公告)日：2024-05-14
申请号：CN202311319380.0
申请日：2023-10-12
Applicant: 瑞萨电子株式会社
Abstract: 本公开涉及一种制造半导体器件的方法。这是具有第一区域、第二区域和第三区域的半导体器件的制造方法。在第二区域中的半导体衬底上形成第二栅极电介质膜。在第一区域中的半导体衬底上形成薄的第一栅极电介质膜。在第一栅极电介质膜上和第二栅极电介质膜上形成保护膜。在第三区域中的半导体衬底上形成薄顺电膜。在保护膜和顺电膜上形成由包括金属氧化物和第一元素的材料形成的非晶膜。在非晶膜上形成金属膜。通过执行热处理，使非晶膜结晶以形成铁电膜。
-
公开(公告)号：CN116092934A
公开(公告)日：2023-05-09
申请号：CN202211264715.9
申请日：2022-10-17
Applicant: 瑞萨电子株式会社
IPC: H01L21/331 , H01L21/768 , H01L29/739
Abstract: 本公开涉及半导体器件的制造方法。一种半导体器件的制造方法包括：准备具有第一主表面和第二主表面的半导体衬底的步骤、在第一主表面中形成凹陷并且将绝缘膜嵌入在凹陷中的步骤、在绝缘膜上形成多晶硅膜的步骤、在第一主表面上形成层间绝缘膜以覆盖绝缘膜和多晶硅膜的步骤、以及形成第一接触孔和第二接触孔的步骤。半导体衬底具有形成在第一主表面中的第一杂质扩散区域以及与第一杂质扩散区域的部分接触的第二杂质扩散区域，该部分更靠近所述第二主表面。
-
公开(公告)号：CN109994489A
公开(公告)日：2019-07-09
申请号：CN201811612371.X
申请日：2018-12-27
Applicant: 瑞萨电子株式会社
Abstract: 本公开的实施例涉及制造半导体装置的方法。提供一种具有提高的可靠性的半导体装置。首先，提供包括绝缘层、半导体层和绝缘膜的衬底，该绝缘膜堆叠在半导体衬底上、并且具有填充有元件隔离部分的沟槽。在通过第一干法蚀刻来从体区域去除绝缘膜之后，通过第二干法蚀刻来从体区域去除半导体层。然后，通过蚀刻来去除SOI区域中的绝缘膜和体区域中的绝缘层。含有碳氟化合物气体的气体被用于第一干法蚀刻。通过第一干法蚀刻的元件隔离部分的蚀刻厚度至少等于紧接在开始第一干法蚀刻之前的绝缘膜的厚度与紧接在开始第一干法蚀刻之前的半导体层的厚度的总和。在第一干法蚀刻之后并且在第二干法蚀刻之前，执行氧等离子体处理。
-
公开(公告)号：CN102034713B
公开(公告)日：2015-01-28
申请号：CN201010500091.7
申请日：2010-09-30
Applicant: 瑞萨电子株式会社
IPC: H01L21/336 , H01L21/28
CPC classification number: H01L21/823857 , H01L21/28088 , H01L21/28185 , H01L21/28194 , H01L21/31111 , H01L21/823462 , H01L29/4966 , H01L29/517 , H01L29/6659 , H01L29/7833
Abstract: 本发明提供一种半导体器件的制造方法，用于提高包括MISFET的半导体器件的可靠性，该MISFET具有高介电常数栅极绝缘体和金属栅极电极。形成包含Hf、La和O作为主要成分的第一含Hf绝缘膜作为用于n沟道MISFET的高介电常数栅极绝缘体。形成包含Hf、Al和O作为主要成分的第二含Hf绝缘膜作为用于p沟道MISFET的高介电常数栅极绝缘体。然后通过干法蚀刻来形成金属膜和硅膜并对它们进行构图以由此形成第一和第二栅极电极。随后通过湿法蚀刻来去除所述第一和第二含Hf绝缘膜的未由第一和第二栅极电极覆盖的部分。这时进行利用不含氢氟酸的酸性溶液的湿法工艺和利用碱性溶液的另一湿法工艺，然后进行利用包含氢氟酸的酸性溶液的又一湿法工艺。
-
Patent Agency Ranking
公开(公告)号：CN114497073A
公开(公告)日：2022-05-13
申请号：CN202111293122.0
申请日：2021-11-03
Applicant: 瑞萨电子株式会社
Inventor： 丸山隆弘
IPC: H01L27/1159 , H01L21/28 , H01L29/51
Abstract: 本公开涉及半导体器件及其制造方法。该半导体器件包括在栅极电极与半导体衬底之间具有铁电膜的铁电存储器。铁电膜和金属膜未形成在元件隔离区的正上方，元件隔离区形成在半导体衬底的上表面中的沟槽中，而是形成在由元件隔离区限定的有源区中的所述半导体衬底上，以防止其中有源区的铁电膜中的极化状态和元件隔离区上的铁电膜中的极化状态彼此不同的情况。
-
公开(公告)号：CN104795352A
公开(公告)日：2015-07-22
申请号：CN201510026741.1
申请日：2015-01-20
Applicant: 瑞萨电子株式会社
IPC: H01L21/764 , H01L21/8234
CPC classification number: H01L29/0649 , H01L21/02107 , H01L21/02164 , H01L21/02211 , H01L21/02216 , H01L21/02271 , H01L21/02274 , H01L21/76224 , H01L21/764
Abstract: 本发明的各个实施例涉及制造半导体器件的方法。本发明的目标在于提供一种具有改进性能的半导体器件。一种制造半导体器件的方法包括：形成沟槽，并且然后通过使用含有O3气体和TEOS气体的气体的CVD形成由氧化硅膜制成的第一绝缘膜以利用该绝缘膜覆盖沟槽的侧表面；通过PECVD形成由氧化硅膜制成的第二绝缘膜以利用该第二绝缘膜经由该第一绝缘膜覆盖沟槽的侧表面；以及通过使用含有O3气体和TEOS气体的气体的CVD形成由氧化硅膜制成的第三绝缘膜，以利用该第三绝缘膜使得沟槽闭合，同时在沟槽中留出空间。
-
公开(公告)号：CN118629864A
公开(公告)日：2024-09-10
申请号：CN202410176450.X
申请日：2024-02-08
Applicant: 瑞萨电子株式会社
IPC: H01L21/28 , H01L29/40 , H01L29/423 , H01L21/336
Abstract: 一种制造半导体器件的方法，包括：场板电极经由第一绝缘膜而形成在沟槽的内部；场板电极的另一部分被选择性地去除，使得场板电极的一部分被作为引线部分保留；在第一绝缘膜凹陷之后，保护膜被形成在第一绝缘膜上；栅极绝缘膜形成在沟槽的内部，并且第二绝缘膜形成，以覆盖场板电极；导电膜形成在栅极绝缘膜、第二绝缘膜和保护膜上；通过去除位于沟槽外部的导电膜，栅极电极形成在场板电极上，此时，在保护膜和第二绝缘膜中的一者上形成的、与引线部分接触的导电膜被去除。
-
公开(公告)号：CN112687529A
公开(公告)日：2021-04-20
申请号：CN202011111113.0
申请日：2020-10-16
Applicant: 瑞萨电子株式会社
IPC: H01L21/28 , H01L27/11521 , H01L27/11568
Abstract: 本公开涉及一种半导体器件的制造方法。该制造方法包括：(a)在半导体衬底上形成用于控制栅极电极的栅极结构；(b)形成电荷存储膜，以便覆盖栅极结构的第一侧表面、第二侧表面和上表面；(c)在电荷存储膜上形成用于存储器栅极电极的第一导电膜；(d)去除电荷存储膜的一部分和导电膜的一部分，使得电荷存储膜和导电膜以此顺序保留在栅极结构的第一侧表面和第二侧表面上；以及(e)去除栅极结构的与第一侧表面和第二侧表面分离的一部分，使得半导体衬底的一部分从栅极结构露出。
-
公开(公告)号：CN105448843B
公开(公告)日：2020-07-14
申请号：CN201510616023.X
申请日：2015-09-24
Applicant: 瑞萨电子株式会社
IPC: H01L27/11519 , H01L27/11521
Abstract: 本发明涉及制造半导体器件的方法。本发明实现半导体器件的性能上的改善。在形成于位于存储器形成区中的半导体衬底的主表面上并且具有内部电荷存储部的第一绝缘膜上并且在形成于位于主电路形成区中的所述半导体衬底的所述主表面上的第二绝缘膜上，形成导电膜。然后，在所述存储器形成区中，将所述导电膜和所述第一绝缘膜图案化，以形成第一栅电极和第一栅极绝缘膜，同时在所述主电路形成区中，保留所述导电膜和所述第二绝缘膜。然后，在所述主电路形成区中，将所述导电膜和所述第二绝缘膜图案化，以形成第二栅电极和第二栅极绝缘膜。
-
-
-
-
-
-
-
-
-
Search Results
17
records
(took 0.032 seconds)
