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公开(公告)号：KR102155085B1
公开(公告)日：2020-09-11
申请号：KR1020190008809
申请日：2019-01-23
Applicant: 국민대학교산학협력단
IPC: A61B5/00
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Patent Agency Ranking
公开(公告)号：KR101925042B1
公开(公告)日：2018-12-04
申请号：KR1020170104278
申请日：2017-08-17
Applicant: 국민대학교산학협력단
Abstract: 본 발명은, 클록 신호 주파수의 스펙트럼 확산을 이용하여 클록 신호의 전력 밀도를 줄여 전자기 간섭 현상을 줄일 수 있는 클록 발생기를 제공하기 위해, 기준 클록 신호와 제1 출력 클록 신호의 위상 및 주파수를 비교하여 그 차이에 따른 검출 신호를 생성하는 위상 주파수 검출부와, 검출 신호를 기초로 제1 제어 전압 신호를 생성하는 루프 필터와, 제1 제어 전압 신호를 기초로 제1 출력 클록 신호를 생성하여 출력하는 제1 전압 제어 발진부와, 기준 클록 신호를 기초로 변조 전압 신호를 생성하고, 변조 전압 신호와 제1 제어 전압 신호를 합성하여 제2 제어 전압 신호를 생성하는 변조 필터와, 제2 제어 전압 신호를 기초로 제2 출력 클록 신호를 생성하여 출력하는 제2 전압 제어 발진부를 포함하는 클록 발생기를 제공한다.
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公开(公告)号：KR100972818B1
公开(公告)日：2010-07-28
申请号：KR1020080005082
申请日：2008-01-16
Applicant: 국민대학교산학협력단
Inventor： 김대정
IPC: H03L7/16
Abstract: 본 발명은 정수 분주부를 통해 입력 신호의 주파수를 정수 분주하고, 디엘엘을 기반으로 하는 정수 체배부를 이용하여 분주된 출력 신호의 주파수를 정수 체배함으로써 스퍼 잡음을 발생시키지 않는 디엘엘 기반의 분수체배 주파수 합성 장치에 관한 것이다.
본 발명에 따른 디엘엘 기반의 분수체배 주파수 합성 장치는 입력 신호의 주파수를 정수 분주하는 정수 분주부; 및 상기 정수 분주부의 출력 신호의 주파수를 정수 체배하여 출력하는 정수 체배부를 포함하되, 상기 정수 체배부는, 복수 개의 단위 지연단이 고리 형태로 연결되며, 인가되는 전압에 따라 상기 정수 체배부에 입력되는 입력 신호의 주파수를 지연시키는 고리형 가변 지연부; 상기 정수 분주부의 출력 신호의 주파수와 상기 고리형 가변 지연부의 출력 신호의 주파수의 위상을 비교하는 위상 비교부; 상기 위상 비교부의 출력 신호에 따라 전압을 조정하여 상기 고리형 가변 지연부로 인가하는 전압 조정부; 및 제어 신호를 생성하여 상기 복수 개의 단위 지연단에 상기 제어 신호를 인가하고, 상기 제어 신호에 따라 상기 고리형 가변 지연부로부터 출력되는 출력 신호를 합성주파수 발생부를 통해 원하는 합성 계수로 합성하도록 제어하는 제어부를 포함하는 것을 특징으로 한다.-
公开(公告)号：KR101548541B1
公开(公告)日：2015-09-01
申请号：KR1020140098360
申请日：2014-07-31
Applicant: 국민대학교산학협력단
Abstract: 본 발명은 출력 타이밍 및 잡음 특성을 개선시킨 지연 기반 클록 생성 회로에 관한 것으로서, 보다 구체적으로는 루프로 연결되는 적어도 3 이상의 단위 지연 스테이지들을 포함하고, 각각의 상기 단위 지연 스테이지들은, 제어 전극이 제1 입력 단말에 연결되고 소스 전극이 접지되며, 드레인 전극이 출력 인버터에 연결되는 제1 트랜지스터; 제어 전극이 제2 입력 단말에 연결되고 소스 전극이 접지되며, 드레인 전극이 상기 출력 인버터에 연결되는 제2 트랜지스터; 및 제어 전극이 리셋 단말에 연결되고, 소스 전극이 전원 공급 단말에 연결되며, 드레인 전극이 상기 출력 인버터에 연결되는 제3 트랜지스터를 포함하며, 상기 루프는, 이전 단위 지연 스테이지의 상기 출력 인버터가 다음 단위 지연 스테이지의 상기 제1 입력 단말에 연결되고, 다음 단위 지연 스테이지의 상기 제1 트랜지스터, 제2 트랜지스터 및 제3 트랜지스터에 연결되는 출력 인버터의 입력 단말이 이전 단위 지연 스테이지의 상기 리셋 단말에 연결되며, 어느 하나의 상기 단위 지연 스테이지의 제2 입력 단말에는 트리거 펄스가 인가되는 것을 그 구성상의 특징으로 한다.
본 발명에서 제안하고 있는 출력 타이밍 및 잡음 특성을 개선시킨 지연 기반 클록 생성 회로에 따르면, 오실레이션 기반이 아니라 온전히 지연시간에 기반한 클록 발생 회로를 구성함으로써, 잡음 잔류현상 없이 지터(jitter) 특성을 향상시킬 수 있다.
또한, 각각의 스테이지에서의 출력 에지의 결합을 이용하여 클록 신호를 발생함으로써, 빠른 타이밍으로 출력되는 클록 신호를 생성할 수 있고, 그에 따라 클록 주기 특성을 향상시킬 수 있다.Abstract translation: 本发明涉及一种基于延迟的时钟发生电路，更具体地说，涉及一种能够改善输出定时和噪声特征的基于延迟的时钟发生电路。 根据本发明的实施例的基于延迟的时钟产生电路包括由绳索连接的至少三个单元延迟级。 每个单位延迟级包括第一晶体管，第二晶体管和第三晶体管。 根据本发明的基于延迟的时钟发生电路改善了抖动特征而没有残留噪声现象。 此外，本发明产生以快速定时输出的时钟信号，并改善时钟周期特征。
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公开(公告)号：KR1020090079110A
公开(公告)日：2009-07-21
申请号：KR1020080005082
申请日：2008-01-16
Applicant: 국민대학교산학협력단
Inventor： 김대정
IPC: H03L7/16
CPC classification number: H03L7/0814 , H03L7/0995 , H03L7/183
Abstract: A DLL(Delay Locked Loop)-based fraction-multiplying frequency synthesizer and a synthesizing method thereof are provided to prevent generation of spur noise by multiplying a frequency of an output signal divided by a DLL-based integer multiplier. A DLL-based fraction-multiplying frequency synthesizer includes an integer divider(300) and an integer multiplier(400). The integer divider divides a frequency of an input signal. The integer multiplier multiplies a frequency of an output signal of the integer divider and outputs the multiplied frequency. The integer multiplier multiplies the frequency of the output signal of the integer divider and outputs the multiplied frequency. The integer divider divides the frequency of the input signal by an integer M.
Abstract translation: 提供了一种基于DLL（延迟锁定循环）的分数乘法频率合成器及其合成方法，以通过将由基于DLL的整数乘法器分割的输出信号的频率相乘来防止杂散噪声的产生。 基于DLL的分数乘法频率合成器包括整数除法器（300）和整数乘法器（400）。 整数分频器分频输入信号的频率。 整数乘法器将整数分频器的输出信号的频率相乘并输出相乘的频率。 整数乘法器将整数分频器的输出信号的频率相乘并输出相乘的频率。 整数分频器将输入信号的频率除以整数M.
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