公开(公告)号：KR101102671B1

公开(公告)日：2012-01-05

申请号：KR1020100045681

申请日：2010-05-14

Applicant: 국민대학교산학협력단

Inventor： 김동명 ,  김대환 ,  이순영 ,  장재만 ,  김효종 ,  신자선

IPC: H01L27/108 ,  H01L21/8242

Abstract: 본 발명은 커패시터가 없는 SBE 디램 셀 트랜지스터에 관한 것으로서, 보다 구체적으로는 충돌 이온화(Impact Ionization)에 의해 생성되는 홀이 빠져나가는 것을 물리적으로 방해하기 위하여 형성된 이산화실리콘(SiO
2 ) 장벽; 이산화실리콘 장벽의 상단에 형성되는 한 쌍의 실리콘(Si) 소스/드레인 층; 상기 이산화실리콘(SiO
2 ) 장벽에 둘러싸이며, 상기 한 쌍의 실리콘 소스/드레인 층 사이에 인접하여 형성되는, 결정구조의 실리콘(Si) 채널 층; 및 상기 실리콘 채널 층 하단에 이종 접합되며 충돌 이온화에 의해 생성되는 홀을 저장하는 실리콘저마늄(SiGe)층을 포함하는 것을 그 구성상의 특징으로 한다.
본 발명에서 제안하고 있는 커패시터가 없는 SBE 디램 셀 트랜지스터에 따르면, 실리콘 채널 아래에 있는 실리콘저마늄 층이, 실리콘 층과 실리콘저마늄 층 사이의 밴드 오프셋을 이용하여 홀을 가둠으로써 전하 유지 특성을 향상시킬 수 있다.
또한, 반복된 실리콘/실리콘저마늄 구조를 통하여 격자의 불일치로 인한 결함을 줄일 수 있으며, 이산화실리콘으로 만들어진 물리적인 장벽이 홀의 저장 공간과 소스/드레인을 분리시켜 데이터 '1'의 쓰기 동작 동안 생성된 홀들이 빠져 버리는 것과 홀을 저장하는 실리콘저마늄층에서의 SRH 재결합이 발생하는 것 모두를 차단할 수 있다.
뿐만 아니라, 상부 게이트 워드 라인과 하부 게이트 워드 라인을 다른 금속 층으로 구성하고, 셀 배열에서 소스를 한 개의 비트 라인으로 공유하여 결과적으로 셀의 최소 배선 폭을 줄여 4F
2 의 셀 크기를 얻을 수 있다.

公开(公告)号：KR1020110126004A

公开(公告)日：2011-11-22

申请号：KR1020100045681

申请日：2010-05-14

Applicant: 국민대학교산학협력단

Inventor： 김동명 ,  김대환 ,  이순영 ,  장재만 ,  김효종 ,  신자선

IPC: H01L27/108 ,  H01L21/8242

CPC classification number: H01L29/78696 ,  H01L27/108 ,  H01L29/78648 ,  H01L29/78651 ,  H01L29/78684

Abstract: PURPOSE: An SBE EDRAM cell transistor which does not have a capacitor is provided to improve a charge holding characteristic by shutting a hole using band offset between a silicon germanium layer and a silicon layer. CONSTITUTION: A silicon dioxide obstacle(100) secludes that a hole which is created by impact ionization gets out. A pair of silicon source-drain layers(200) is formed in the upper end of the silicon dioxide obstacle. A silicon channel layer(300) is formed in order to be contiguous between a pair of silicon source-drain layers. A silicon germanium layer(400) is heterogeneously united in the bottom end of the silicon channel layer and stores the hole which is created by the impact ionization.

Abstract translation: 目的：提供不具有电容器的SBE EDRAM单元晶体管，以通过利用硅锗层和硅层之间的带偏移来关闭空穴来提高电荷保持特性。 构成：二氧化硅障碍物（100）隐藏通过冲击电离产生的孔出来。 在二氧化硅障碍物的上端形成一对硅源极 - 漏极层（200）。 形成硅沟道层（300）以便在一对硅源极 - 漏极层之间连续。 硅锗层（400）在硅沟道层的底端中非均匀地结合在一起，并存储由冲击电离产生的孔。

公开(公告)号：KR101049298B1

公开(公告)日：2011-07-14

申请号：KR1020100045684

申请日：2010-05-14

Applicant: 국민대학교산학협력단

Inventor： 김동명 ,  김대환 ,  이순영 ,  장재만 ,  김효종 ,  신자선

IPC: H01L21/8242 ,  H01L27/108 ,  H01L27/105

Abstract: PURPOSE: A method for manufacturing an SB DRAM cell transistor without a capacitor is provided to reduce a defect caused by inconsistency in gratings by alternately performing heterogeneous bonding of a silicon layer and a silicon germanium layer via a molecular beam epitaxy growth. CONSTITUTION: A wafer is etched by using a Damascene process(S200). The poly-crystal silicon is evaporated and a lower gate is formed(S300). A polycrystalline silicon layer is flattened through the chemical mechanical polishing process(S400). The silicon dioxide is evaporated, the silicon dioxide wall is made and the silicon dioxide wall is etched for channel forming(S500). The silicon channel layer crystallized between the silicon dioxide walls is evaporated and engraved through the chemical mechanical polishing(S600). The silicon channel layer is etched in order to make the rule grating(S700).

Abstract translation: 目的：提供一种用于制造没有电容器的SB DRAM单元晶体管的方法，以通过经由分子束外延生长交替地执行硅层和硅锗层的非均匀结合来减少由光栅不一致引起的缺陷。 构成：使用镶嵌工艺蚀刻晶片（S200）。 多晶硅蒸发并形成下部浇口（S300）。 通过化学机械抛光工艺使多晶硅层变平（S400）。 蒸发二氧化硅，制成二氧化硅壁，并蚀刻二氧化硅壁用于通道形成（S500）。 在二氧化硅壁之间结晶的硅沟道层被蒸发并通过化学机械抛光（S600）进行雕刻。 蚀刻硅沟道层以制造规则光栅（S700）。