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公开(公告)号：KR102077237B1
公开(公告)日：2020-02-13
申请号：KR1020140123712
申请日：2014-09-17
Applicant: 삼성전자주식회사
IPC: H04N21/23 , H04N21/232 , H04N21/2743
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公开(公告)号：KR100482364B1
公开(公告)日：2005-09-05
申请号：KR1019970081594
申请日：1997-12-31
Applicant: 삼성전자주식회사
IPC: H01L21/768
Abstract: 본 발명에 의한 반도체 소자의 다층 패드 및 그 제조방법에 관한 것이다. 본 발명에 의한 상기 다층 패드는 반도체 기판 상의 소정 부분에 형성된 하부 도전성 패드와, 상기 하부 도전성 패드를 포함한 상기 기판 상에 형성되며, 상기 하부 도전성 패드의 표면이 소정 부분 노출되도록 와이드 비어 홀이 구비된 층간 절연막 및 도전성막을 사이에 두고 상기 하부 도전성 패드와 연결되도록 와이드 비어 홀을 포함한 상기 층간 절연막 상의 소정 부분에 형성된 상부 도전성 패드로 이루어진다. 본 발명에 의하면, 상부 도전성 패드 자체의 두께가 그 하부에 형성된 도전성막의 두께 만큼 더 두꺼워진 효과를 얻을 수 있게 되므로, 웨이퍼 프로빙시 또는 와이어 본딩시에 도전성 패드에 스트레스가 가해지더라도 도전성 패드에 크랙이 발생하는 것을 막을 수 있게 된다.
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公开(公告)号：KR1019940012637A
公开(公告)日：1994-06-24
申请号：KR1019920021640
申请日：1992-11-18
Applicant: 삼성전자주식회사
Inventor： 안경호
IPC: H01L27/115
Abstract: 본 발명은 메로리셀들간의 상호간섭을 방지할 수 있는 불휘발성 반도체메모리장치 및 그 제조방법에 관한 것이다.
본 발명은 필드산화막에 의해 메모리소자영역과 터널영역으로 분리된 반도체 기판과, 상기 메모리소자영역상에 형성된 게이트 산화막, 상기 터널영역상에 형성된 터널산화막, 상기 게이트산화막 및 터널산화막위의 소정부분에 형성된 부유게이트, 상기 부유게이트상에 절연막을 개재하여 형성된 제어게이드, 및 상기 반도체기판의 터널영역에 형성된 반도체기판과 반대도전형의 고농도 불순물영역으로 구성된 것을 특징으로 하는 불휘발성 반도체메모리장치를 제공한다.
본 발명에 의하면, 불휘발성 반도체메모리장치의 메모리셀어레이에 있어서 셀들 상호간의 간섭에 의해 오작동을 방지할 수 있으므로 메모리장치의 신뢰성이 향상된다.-
公开(公告)号：KR100063558B1
公开(公告)日：1993-07-12
申请号：KR1019900001692
申请日：1990-02-12
Applicant: 삼성전자주식회사
Inventor： 안경호
IPC: G11C16/00 , H01L27/115
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Patent Agency Ranking
公开(公告)号：KR1019970024283A
公开(公告)日：1997-05-30
申请号：KR1019950036468
申请日：1995-10-20
Applicant: 삼성전자주식회사
Inventor： 안경호
IPC: H01L29/772
Abstract: 모스 트랜지스터 및 그 제조방법에 대해 기재되어 있다. 이는, 제1 도전형 반도체기판에 형성된 컵모양의 홈, 홈의 표면에 형성된 게이트 절연막, 홈의 게이트 절연막 상에 형성된 게이트 전극, 홈 하부의 반도체기판에 형성된 제1 도전형의 컵모양의 채널, 채널의 양측 반도체기판에, 채널과 일부분이 접하도록 형성된 제2 도전형의 소오스/드레인을 포함하는 것을 특징으로 한다. 따라서, 트랜지스터의 전류 구동능력을 향상시킬 수 있고, 소자들의 평탄도를 개선할 수 있다.
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公开(公告)号：KR100251225B1
公开(公告)日：2000-04-15
申请号：KR1019970051426
申请日：1997-10-07
Applicant: 삼성전자주식회사
IPC: H01L21/28
Abstract: PURPOSE: A method for forming a contact of a semiconductor device is provided to reduce contact resistance by removing a possible nonconductive layer or preventing the formation thereof. CONSTITUTION: In the method, a silicide layer(12) is formed on a gate(10), a drain(5) and a source(4), and then coated with an interlayer dielectric layer(14). Next, the interlayer dielectric layer(14) is anisotropically etched to form a contact hole exposing a portion of the silicide layer(12). Thereafter, a pre-cleaning is performed with a relatively high-frequency power to remove a possible nonconducting layer of fluoride from inside the contact hole. In addition, an anti-reaction layer(18) preferably made of titanium nitride is then formed in the contact hole to prevent the formation of the nonconducting layer. After that, a contact plug(20) is formed of a refractory metal such as titanium in the contact hole by chemical vapor deposition, and then an aluminum metallization layer(22) is formed.
Abstract translation: 目的：提供一种用于形成半导体器件的接触的方法，以通过去除可能的非导电层或防止其形成来降低接触电阻。 构成：在该方法中，在栅极（10），漏极（5）和源极（4）上形成硅化物层（12），然后涂覆有层间介质层（14）。 接下来，层间绝缘层（14）被各向异性蚀刻以形成暴露硅化物层（12）的一部分的接触孔。 此后，以相对高频的功率进行预清洗，以从接触孔内部去除可能的氟化物不导电层。 此外，在接触孔中形成优选由氮化钛制成的抗反应层（18），以防止形成不导电层。 之后，通过化学气相沉积在接触孔中由诸如钛的难熔金属形成接触插塞（20），然后形成铝金属化层（22）。
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公开(公告)号：KR1019990061337A
公开(公告)日：1999-07-26
申请号：KR1019970081595
申请日：1997-12-31
Applicant: 삼성전자주식회사
IPC: H01L21/768
Abstract: 본 발명에 의한 다층 패드를 구비한 반도체 소자 제조방법은, 반도체 기판 상의 소정 부분에 하부 도전성 패드를 형성하는 단계와, 상기 하부 도전성 패드를 포함한 상기 기판 상에 층간 절연막을 형성하는 단계와, 상기 층간 절연막 내에, 임의개의 비어 홀로 구성된 비어 홀 조합군을 복수개 형성하는 단계와, 상기 비어 홀 내부에 도전성 플러그를 형성하는 단계 및, 상기 비아 홀 조합군과 일대일 연결되도록, 상기 층간 절연막 상에 모자이크 형상의 상부 도전성 패드를 형성하는 단계로 이루어져, 와이어 본딩시나 또는 제품의 특성 테스트를 위한 프로빙시 도전성 패드에 미케니컬 스트레스(mechanicalstress)가 가해지더라도 이를 모자이크 형상의 상부 도전성 패드를 이용하여 분산 및 완화시킬 수 있게 되므로, 층간 절연막의 크랙 발생을 최소화할 수 � �게 된다.
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公开(公告)号：KR1019980083005A
公开(公告)日：1998-12-05
申请号：KR1019970018132
申请日：1997-05-10
Applicant: 삼성전자주식회사
Inventor： 안경호
IPC: H01L27/06
Abstract: 살리사이드 공정을 이용한 모스 트랜지스터 및 그 제조방법이 개시되어 있다. 상기 모스 트랜지스터는, 살리사이드 구조를 갖는 제1 영역과 살리사이드 구조를 갖지 않는 제2 영역을 포함하는 반도체 기판, 상기 반도체 기판의 상부에 게이트 절연층을 개재하여 형성된 게이트 전극, 상기 게이트 전극의 측벽에 형성된 스페이서, 상기 측벽 스페이서에 셀프-얼라인되어 상기 반도체 기판의 표면에 형성된 소오스/드레인 영역, 상기 제1 영역에서 상기 게이트 전극의 상부 및 소오스/드레인 영역의 상부에 형성된 실리사이드층, 및 상기 제2 영역에서 상기 게이트 전극의 상부 및 소오스/드레인 영역의 상부에 형성된 살리사이드 저지층을 포함한다. 정전 방전 보호 회로의 영역에 선택적으로 살리사이드 구조를 형성하지 않음으로써 정전 방전 전압을 증가시켜 소자의 불량 또는 파괴를 방지할 수 있다.
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