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公开(公告)号：KR1020060004781A
公开(公告)日：2006-01-16
申请号：KR1020040052971
申请日：2004-07-08
Applicant: 삼성전자주식회사
IPC: H01L27/108
CPC classification number: H01L28/75
Abstract: 트렌치형 MIM 커패시터를 구현하는 데 있어서 구조적으로 취약한 트렌치 에지 부분에서의 스트레스를 낮출 수 있는 반도체 소자 및 그 제조 방법을 개시한다. 본 발명에 따른 반도체 소자는 커패시터 형성부 및 배선 형성부에 걸쳐 연장되어 있는 층간절연막과, 커패시터 형성부에서 층간절연막을 관통하여 형성되고, 하부 전극, 유전막 및 상부 전극을 포함하는 커패시터와, 배선 형성부에서 층간절연막을 관통하여 형성되어 있는 콘택 플러그를 포함한다. 상기 상부 전극과 콘택 플러그는 서로 다른 물질로 구성된다. 본 발명에 따른 반도체 소자의 제조 방법에서는 배선 형성부에서 텅스텐으로 구성되는 플러그를 먼저 형성한 후, 하부 전극을 노출시키는 트렌치를 형성하고, 그 안에 유전막 및 상부 전극을 형성하여 커패시터를 완성한다.
트렌치, MIM, 커패시터, 텅스텐, 스트레스, 비아홀-
2.发明公开
公开(公告)号：KR1020050018398A
公开(公告)日：2005-02-23
申请号：KR1020030055897
申请日：2003-08-12
Applicant: 삼성전자주식회사
IPC: H01L21/336
CPC classification number: H01L29/4991 , H01L29/4983 , H01L29/6653 , H01L29/6656 , Y10S257/90
Abstract: PURPOSE: A semiconductor device with an air gap between a semiconductor substrate and an L-type spacer is provided to reduce parasitic capacitance near a gate electrode by forming an air gap of a relatively low dielectric constant between the horizontal part of an L-type spacer formed on the sidewall of the gate electrode and a semiconductor substrate. CONSTITUTION: A source and a drain are formed in a semiconductor substrate(100), separated from each other. A gate pattern(200) is formed on a channel region between the source and the drain. An L-type spacer(151) includes a vertical portion(152) covering the sidewalls of the gate pattern and a lateral portion(153) extended from the lower part of the vertical portion wherein the lateral portion overlaps the source and the drain. A support portion(142) supplies an air gap to a gap between at least the lateral portion of the L-type spacer and the source/drain(170), interposed between the L-type spacer and the gate pattern.
Abstract translation: 目的：提供一种在半导体衬底和L型间隔物之间具有气隙的半导体器件，以通过在L型间隔物的水平部分之间形成相对较低介电常数的气隙来减小栅电极附近的寄生电容 形成在栅电极的侧壁和半导体衬底上。 构成：源极和漏极形成在彼此分离的半导体衬底（100）中。 在源极和漏极之间的沟道区域上形成栅极图案（200）。 L型间隔件（151）包括覆盖栅极图案的侧壁的垂直部分（152）和从垂直部分的下部延伸的侧部（153），其中侧部与源极和漏极重叠。 支撑部分（142）将间隙供应至L型间隔件的横向部分与源/漏（170）之间的间隙，介于L型间隔件和栅极图案之间。
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公开(公告)号：KR100308793B1
公开(公告)日：2001-11-02
申请号：KR1019990045013
申请日：1999-10-18
Applicant: 삼성전자주식회사
IPC: H01L21/76
CPC classification number: H01L21/76224
Abstract: STI(shallow trench isolation) 에지부에서의홈 발생을억제하여트랜지스터의동작특성저하를막을수 있도록한 반도체소자제조방법이개시된다. 이를위하여본 발명에서는, 필드영역이노출되도록반도체기판상의액티브영역에패드산화막과폴리실리콘막및 산화방지막을순차적으로형성하는단계와; 상기기판의표면노출부를일정두께식각하여상기기판내에트랜치를형성하는단계와; 산화공정을이용하여상기트랜치의내측계면을따라제 1 절연막을형성하는단계와; 상기결과물전면에스트레스완충막을형성하는단계와; 상기트랜치내부가충분히채워지도록상기스트레스완충막상에제 2 절연막을형성하는단계와; 상기기판상의액티브영역에상기산화방지막이소정두께잔존되도록상기제 2 절연막을평탄화하여상기트랜치내에 STI를형성하는단계; 및상기잔존된산화방지막과그 하단의상기폴리실리콘막및 상기패드산화막을순차적으로제거하는단계로이루어진반도체소자제조방법이제공된다.
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公开(公告)号：KR1020010019663A
公开(公告)日：2001-03-15
申请号：KR1019990036202
申请日：1999-08-30
Applicant: 삼성전자주식회사
IPC: H01L29/78
Abstract: PURPOSE: A method for manufacturing a semiconductor device is provided to simplify a manufacturing process and to reduce manufacturing cost, by simultaneously forming a source/drain extension region and a punch-through stopper by using an in-situ doped polycrystalline silicon layer spacer. CONSTITUTION: After a gate oxide layer(13) is formed in a region of a silicon substrate(10) for the first and second conductive metal-oxide-semiconductor(MOS) transistors, a gate electrode(15,16) is selectively formed on the resultant structure. An insulating layer spacer is formed on both sidewalls of the gate oxide layer. A polycrystalline silicon layer spacer doped with impurities of the first conductivity type is formed on a sidewall of the insulating layer spacer. A source/drain extension region(35) of the first conductive MOS transistor is formed in the silicon substrate located under the polycrystalline silicon layer spacer while a punch-through stopper(36) of the second MOS transistor is formed.
Abstract translation: 目的：提供一种用于制造半导体器件的方法，通过使用原位掺杂的多晶硅层间隔物同时形成源极/漏极延伸区域和穿通止动器来简化制造工艺并降低制造成本。 构成：在用于第一和第二导电金属氧化物半导体（MOS）晶体管的硅衬底（10）的区域中形成栅极氧化物层（13）之后，选择性地形成栅电极（15,16） 结果。 在栅极氧化物层的两个侧壁上形成绝缘层间隔物。 掺杂有第一导电类型的杂质的多晶硅层隔离层形成在绝缘层间隔物的侧壁上。 在形成第二MOS晶体管的穿通止动件（36）的同时，在位于多晶硅层间隔物下方的硅衬底中形成第一导电MOS晶体管的源极/漏极延伸区域（35）。
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公开(公告)号：KR1019990061337A
公开(公告)日：1999-07-26
申请号：KR1019970081595
申请日：1997-12-31
Applicant: 삼성전자주식회사
IPC: H01L21/768
Abstract: 본 발명에 의한 다층 패드를 구비한 반도체 소자 제조방법은, 반도체 기판 상의 소정 부분에 하부 도전성 패드를 형성하는 단계와, 상기 하부 도전성 패드를 포함한 상기 기판 상에 층간 절연막을 형성하는 단계와, 상기 층간 절연막 내에, 임의개의 비어 홀로 구성된 비어 홀 조합군을 복수개 형성하는 단계와, 상기 비어 홀 내부에 도전성 플러그를 형성하는 단계 및, 상기 비아 홀 조합군과 일대일 연결되도록, 상기 층간 절연막 상에 모자이크 형상의 상부 도전성 패드를 형성하는 단계로 이루어져, 와이어 본딩시나 또는 제품의 특성 테스트를 위한 프로빙시 도전성 패드에 미케니컬 스트레스(mechanicalstress)가 가해지더라도 이를 모자이크 형상의 상부 도전성 패드를 이용하여 분산 및 완화시킬 수 있게 되므로, 층간 절연막의 크랙 발생을 최소화할 수 � �게 된다.
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Patent Agency Ranking
公开(公告)号：KR1019990008496A
公开(公告)日：1999-02-05
申请号：KR1019970030454
申请日：1997-07-01
Applicant: 삼성전자주식회사
IPC: H01L27/108
Abstract: 본 발명은 복합 반도체 장치의 비대칭 게이트 산화막 제조 방법에 관한 것으로서, 특히 상기 DRAM 영역보다 로직회로 영역의 게이트 산화막이 더 두껍게 형성되도록 제조하는 것을 특징으로 한다. 따라서, 본 발명은 DRAM의 대용량화와 로직회로의 고속성을 각각 달성할 수 있기 때문에 원칩의 성능 및 신뢰성을 향상시킬 수 있다.
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公开(公告)号：KR1020100052598A
公开(公告)日：2010-05-20
申请号：KR1020080111395
申请日：2008-11-11
Applicant: 삼성전자주식회사
Inventor： 박형무
IPC: H01L21/027
CPC classification number: H01L21/0338 , H01L21/0337 , H01L21/0334 , H01L21/31144
Abstract: PURPOSE: A method for forming fine patterns is provided to reduce the size of the fine patterns by forming etching patterns with a first spacer pattern and a second spacer pattern. CONSTITUTION: A layer to be etched(120) is formed on a substrate(110). A support pattern is formed on the layer to be etched. A first spacer pattern(134) is formed on the sidewall of the support pattern. A second spacer pattern(136) is adjacent to the first spacer pattern. The support pattern is removed. The layer to be etched is etched using the first spacer pattern and the second spacer pattern as etching masks.
Abstract translation: 目的：提供一种用于形成精细图案的方法，通过形成具有第一间隔图案和第二间隔图案的蚀刻图案来减小精细图案的尺寸。 构成：在基板（110）上形成被蚀刻层（120）。 在待蚀刻的层上形成支撑图案。 第一间隔图案（134）形成在支撑图案的侧壁上。 第二间隔图案（136）与第一间隔图案相邻。 支持模式被删除。 使用第一间隔图案和第二间隔图案作为蚀刻掩模蚀刻待蚀刻的层。
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公开(公告)号：KR1020070069626A
公开(公告)日：2007-07-03
申请号：KR1020050131956
申请日：2005-12-28
Applicant: 삼성전자주식회사
IPC: H01L27/115
Abstract: A flash memory device and its fabricating method are provided to enhance a stable operation characteristic of the device by minimizing asymmetry between a pair of floating gates. A linear isolation film is formed on a semiconductor substrate(110) to define an active region. A tunnel oxide layer pattern(112a), a floating gate electrode(113a) and a field oxide layer pattern(116a) are formed in the active region on the substrate. A gate interlayer dielectric pattern(117a) and a control gate electrode(118) are formed to be overlapped with the floating gate electrode and the substrate. The floating gate electrode has a pointed tip on an edge thereof adjacent to the control gate electrode.
Abstract translation: 提供闪速存储器件及其制造方法，通过使一对浮栅之间的不对称最小化来提高器件的稳定工作特性。 在半导体衬底（110）上形成线性隔离膜以限定有源区。 在衬底上的有源区中形成隧道氧化物层图案（112a），浮栅电极（113a）和场氧化物层图案（116a）。 栅极层间介质图案（117a）和控制栅电极（118）形成为与浮栅电极和基板重叠。 浮栅电极在与控制栅电极相邻的边缘上具有尖端尖端。
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公开(公告)号：KR100630689B1
公开(公告)日：2006-10-02
申请号：KR1020040052971
申请日：2004-07-08
Applicant: 삼성전자주식회사
IPC: H01L27/108
CPC classification number: H01L28/75
Abstract: 트렌치형 MIM 커패시터를 구현하는 데 있어서 구조적으로 취약한 트렌치 에지 부분에서의 스트레스를 낮출 수 있는 반도체 소자의 제조 방법을 개시한다. 본 발명에 따른 반도체 소자는 커패시터 형성부 및 배선 형성부에 걸쳐 연장되어 있는 층간절연막과, 커패시터 형성부에서 층간절연막을 관통하여 형성되고, 하부 전극, 유전막 및 상부 전극을 포함하는 커패시터와, 배선 형성부에서 층간절연막을 관통하여 형성되어 있는 콘택 플러그를 포함한다. 상기 상부 전극과 콘택 플러그는 서로 다른 물질로 구성된다. 본 발명에 따른 반도체 소자의 제조 방법에서는 배선 형성부에서 텅스텐으로 구성되는 플러그를 먼저 형성한 후, 하부 전극을 노출시키는 트렌치를 형성하고, 그 안에 유전막 및 상부 전극을 형성하여 커패시터를 완성한다.
트렌치, MIM, 커패시터, 텅스텐, 스트레스, 비아홀-
公开(公告)号：KR1020060083505A
公开(公告)日：2006-07-21
申请号：KR1020050004225
申请日：2005-01-17
Applicant: 삼성전자주식회사
IPC: H01L27/04
CPC classification number: H01L28/40 , H01L21/31051 , H01L21/3212 , H01L21/7687
Abstract: 커패시터 형성방법을 제공한다. 이 방법은 기판 상에 하부전극을 형성하는 단계와, 상기 하부전극 측벽에 커패시터 유전막을 형성하는 단계를 포함한다. 상기 커패시터 유전막의 측벽에 상부전극을 형성하고, 상기 하부전극 및 상기 상부전극에 각각 배선을 연결한다.
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