公开(公告)号：KR101037638B1

公开(公告)日：2011-05-27

申请号：KR1020080026239

申请日：2008-03-21

Applicant: 재단법인서울대학교산학협력재단

Inventor： 박병국 ,  윤장근

IPC: H01L21/8247 ,  H01L27/115

Abstract: 본 발명은 수직채널에 더블 스플릿 게이트 구조를 갖는
플래시 메모리 소자 및 그 제조방법에 관한 것으로, 선택 게이트를 수직채널을 갖도록 형성된 트렌치의 하부 양측에 두고 컨트롤 게이트를 공유하도록 함으로써, 종래 스플릿 게이트 메모리 소자의 장점(높은 프로그램 효율)은 그대로 살리며, 소요되는 면적을 대폭 줄일 수 있게 되었고, 본 발명에 의한 메모리 소자를 플래시 메모리 어레이에 응용할 경우 워드 라인, 비트 라인 및 선택 게이트 라인 각각에 하나의 컨택만 하면 되므로, 종래보다 컨택에 필요한 면적을 감소시켜 단위 셀 당 면적을 획기적으로 줄일 수 있는 효과가 있다.
수직채널, 스플릿 게이트, 선택 게이트, 플래시, 메모리 소자

公开(公告)号：KR101002246B1

公开(公告)日：2010-12-20

申请号：KR1020080063980

申请日：2008-07-02

Applicant: 재단법인서울대학교산학협력재단

Inventor： 박병국 ,  윤장근

IPC: H01L27/115 ,  H01L29/78

Abstract: 본 발명은 수직 채널구조를 갖는 노아 플래시 메모리 어레이에 관한 것으로, 수직으로 형성된 실리콘 핀들의 각 중앙에 핀분리층이 내재 되도록 함으로써, 쌍을 이루는 셀간의 간섭(PCI)을 근본적으로 막고, 상기 핀분리층을 기판 아래 하부 비트 라인의 접합 깊이까지 충분히 내려오도록 형성함으로써, 하부 비트 라인들을 핀의 옆부분까지 확산시켜 상, 하 비트 라인간에 대칭적인 동작을 가능하게 함은 물론, 하부 비트 라인들 간의 누설전류를 원천적으로 막아 종래 수직 채널 노아 플래시 메모리 어레이의 문제점을 완전하게 해결한 효과가 있다.
핀분리층, 수직 채널, 노아, 플래시 메모리, 어레이

公开(公告)号：KR1020090100799A

公开(公告)日：2009-09-24

申请号：KR1020080026239

申请日：2008-03-21

Applicant: 재단법인서울대학교산학협력재단

Inventor： 박병국 ,  윤장근

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L21/28282 ,  H01L21/28141 ,  H01L21/31051 ,  H01L21/76205 ,  H01L27/11568

Abstract: PURPOSE: A memory device with vertical channel and double split gates is provided to reduce the area per the unit cell. CONSTITUTION: The memory device with vertical channel and double split gates includes two Si-fins(11,12), the first and the second source/drain regions(51,52), the first and second select gates(31,32), the control gate(80), and the third source/drain region(60). Two Si-fins are formed between the trenches. The first and the second source/drain regions are formed in the upper part of each Si-fin. The first and the second selection gate are formed on the silicon. The control gate is formed by filling the trench. The third source/drain regions are formed at the floor of the trench.

Abstract translation: 目的：提供具有垂直通道和双分闸的存储器件，以减少单元电池的面积。 构成：具有垂直沟道和双分裂栅极的存储器件包括两个Si鳍片（11,12），第一和第二源极/漏极区域（51,52），第一和第二选择栅极（31,32）， 控制栅极（80）和第三源极/漏极区域（60）。 在沟槽之间形成两个Si翅片。 第一和第二源极/漏极区域形成在每个Si鳍片的上部。 第一和第二选择栅极形成在硅上。 通过填充沟槽形成控制栅极。 第三源极/漏极区域形成在沟槽的底部。

公开(公告)号：KR1020100003923A

公开(公告)日：2010-01-12

申请号：KR1020080063980

申请日：2008-07-02

Applicant: 재단법인서울대학교산학협력재단

Inventor： 박병국 ,  윤장근

IPC: H01L27/115 ,  H01L29/78

CPC classification number: H01L27/2463 ,  H01L21/28273 ,  H01L21/28282 ,  H01L29/513

Abstract: PURPOSE: A NOR flash memory array of a vertical channel embedding a fin separation layer is provided to prevent a leakage current between bit lines by arranging the pin separation layer between the silicon fins. CONSTITUTION: A NOR flash memory array includes a silicon substrate(10), a charge storage(60), and a gate line(70). The silicon substrate has the silicon fins(12a,12b). The charge storage is arranged on the silicon fins. The gate lines are positioned on the charge storage and cross the silicon fins. The NOR flash memory array includes a fin separation layer(11). The fin separation layer is arranged between the silicon fins.

Abstract translation: 目的：提供嵌入散热片分离层的垂直通道的NOR闪存阵列，以通过在硅散热片之间布置针分离层来防止位线之间的漏电流。 构成：NOR闪存阵列包括硅衬底（10），电荷存储器（60）和栅极线（70）。 硅衬底具有硅散热片（12a，12b）。 电荷存储器设置在硅散热片上。 栅极线位于电荷存储器上并且穿过硅散热片。 NOR闪存阵列包括鳍分离层（11）。 翅片分离层布置在硅散热片之间。