公开(公告)号：KR101037638B1

公开(公告)日：2011-05-27

申请号：KR1020080026239

申请日：2008-03-21

Applicant: 재단법인서울대학교산학협력재단

Inventor： 박병국 ,  윤장근

IPC: H01L21/8247 ,  H01L27/115

Abstract: 본 발명은 수직채널에 더블 스플릿 게이트 구조를 갖는
플래시 메모리 소자 및 그 제조방법에 관한 것으로, 선택 게이트를 수직채널을 갖도록 형성된 트렌치의 하부 양측에 두고 컨트롤 게이트를 공유하도록 함으로써, 종래 스플릿 게이트 메모리 소자의 장점(높은 프로그램 효율)은 그대로 살리며, 소요되는 면적을 대폭 줄일 수 있게 되었고, 본 발명에 의한 메모리 소자를 플래시 메모리 어레이에 응용할 경우 워드 라인, 비트 라인 및 선택 게이트 라인 각각에 하나의 컨택만 하면 되므로, 종래보다 컨택에 필요한 면적을 감소시켜 단위 셀 당 면적을 획기적으로 줄일 수 있는 효과가 있다.
수직채널, 스플릿 게이트, 선택 게이트, 플래시, 메모리 소자

公开(公告)号：KR101037621B1

公开(公告)日：2011-05-27

申请号：KR1020080044005

申请日：2008-05-13

Applicant: 재단법인서울대학교산학협력재단

Inventor： 박병국 ,  박일한 ,  심원보

IPC: H01L21/8247 ,  H01L27/115

Abstract: 본 발명은 수직 적층구조를 갖는 앤드형 플래시 메모리 어레이와 그 제조방법 및 동작방법에 관한 것으로, 로컬 비트 라인과 로컬 소스 라인이 수직하게 이격되어 형성된 실리콘 핀이 산화막을 사이에 두고 2개 이상 적층된 다층 실리콘 핀 구조를 가짐으로써, 수직으로 얼마든지 확장하여 고집적화시킬 수 있고, 이미 정립된 에피택시(epitaxy) 공정이나 이온주입 공정을 적절히 반복적으로 적용하면 되므로, 별도의 공정 장비가 요구되지 않으며, 적정한 두께를 갖는 각 층 실리콘 핀에 의하여 각 층 바디 영역을 용이하게 공핍(depletion) 시킬 수 있기 때문에 셀프부스팅 효과를 극대화시킬 수 있어, 쓰기 동작시 이웃한 셀의 간섭을 거의 완벽하게 제거할 수 있는 효과가 있다.
수직 채널, 적층, 이중 게이트, 앤드형, 플래시 메모리, 어레이

公开(公告)号：KR101002246B1

公开(公告)日：2010-12-20

申请号：KR1020080063980

申请日：2008-07-02

Applicant: 재단법인서울대학교산학협력재단

Inventor： 박병국 ,  윤장근

IPC: H01L27/115 ,  H01L29/78

Abstract: 본 발명은 수직 채널구조를 갖는 노아 플래시 메모리 어레이에 관한 것으로, 수직으로 형성된 실리콘 핀들의 각 중앙에 핀분리층이 내재 되도록 함으로써, 쌍을 이루는 셀간의 간섭(PCI)을 근본적으로 막고, 상기 핀분리층을 기판 아래 하부 비트 라인의 접합 깊이까지 충분히 내려오도록 형성함으로써, 하부 비트 라인들을 핀의 옆부분까지 확산시켜 상, 하 비트 라인간에 대칭적인 동작을 가능하게 함은 물론, 하부 비트 라인들 간의 누설전류를 원천적으로 막아 종래 수직 채널 노아 플래시 메모리 어레이의 문제점을 완전하게 해결한 효과가 있다.
핀분리층, 수직 채널, 노아, 플래시 메모리, 어레이

公开(公告)号：KR1020090100799A

公开(公告)日：2009-09-24

申请号：KR1020080026239

申请日：2008-03-21

Applicant: 재단법인서울대학교산학협력재단

Inventor： 박병국 ,  윤장근

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L21/28282 ,  H01L21/28141 ,  H01L21/31051 ,  H01L21/76205 ,  H01L27/11568

Abstract: PURPOSE: A memory device with vertical channel and double split gates is provided to reduce the area per the unit cell. CONSTITUTION: The memory device with vertical channel and double split gates includes two Si-fins(11,12), the first and the second source/drain regions(51,52), the first and second select gates(31,32), the control gate(80), and the third source/drain region(60). Two Si-fins are formed between the trenches. The first and the second source/drain regions are formed in the upper part of each Si-fin. The first and the second selection gate are formed on the silicon. The control gate is formed by filling the trench. The third source/drain regions are formed at the floor of the trench.

Abstract translation: 目的：提供具有垂直通道和双分闸的存储器件，以减少单元电池的面积。 构成：具有垂直沟道和双分裂栅极的存储器件包括两个Si鳍片（11,12），第一和第二源极/漏极区域（51,52），第一和第二选择栅极（31,32）， 控制栅极（80）和第三源极/漏极区域（60）。 在沟槽之间形成两个Si翅片。 第一和第二源极/漏极区域形成在每个Si鳍片的上部。 第一和第二选择栅极形成在硅上。 通过填充沟槽形成控制栅极。 第三源极/漏极区域形成在沟槽的底部。

公开(公告)号：KR1020090088693A

公开(公告)日：2009-08-20

申请号：KR1020080014125

申请日：2008-02-15

Applicant: 재단법인서울대학교산학협력재단

Inventor： 박병국 ,  조성재

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: G11C8/14 ,  G11C16/0483 ,  H01L21/26586 ,  H01L27/11565 ,  H01L27/11568 ,  H01L27/11582 ,  H01L29/66833 ,  H01L21/28282 ,  H01L27/10882 ,  H01L27/1157 ,  H01L29/42352

Abstract: An NAND flash memory array, and a method for operating and manufacturing the same are provided to independently operate each cell by a cut-off gate by driving two cells by one word line. A plurality of silicon square pillars(14) has a fixed height in order to form a plurality of tranches on a silicon substrate. An insulation film square pillar(52) is positioned between bit lines. The bit lines are vertically formed about each trench direction. A plurality of cut-off gate lines is formed in a bottom side of each trench. A first insulation film is positioned between the cut-off gate lines. A second insulation film(80) is formed in an exposed part of each cut-off gate line and each silicon square pillar. A plurality of charge storage layers is formed on both sidewalls of each silicon square pillar. The second insulation film is positioned between the charge storage layers. A third insulation film(82) is formed on an exposed part of the second insulation film and a top part of each charge storage layer. A plurality of word lines(102) is formed on a top part of the third insulation film.

Abstract translation: 提供NAND闪存阵列及其操作和制造方法，以通过将两个单元驱动一个字线来通过截止门来独立地操作每个单元。 多个硅方形柱（14）具有固定的高度，以在硅衬底上形成多个阶段。 绝缘膜方柱（52）位于位线之间。 位线围绕每个沟槽方向垂直地形成。 在每个沟槽的底侧形成多个截止栅极线。 第一绝缘膜位于截止栅极线之间。 在每个截止栅极线和每个硅方柱的暴露部分中形成第二绝缘膜（80）。 在每个硅方柱的两个侧壁上形成多个电荷存储层。 第二绝缘膜位于电荷存储层之间。 在第二绝缘膜的暴露部分和每个电荷存储层的顶部上形成第三绝缘膜（82）。 多个字线（102）形成在第三绝缘膜的顶部。

公开(公告)号：KR100855870B1

公开(公告)日：2008-09-03

申请号：KR1020070010165

申请日：2007-01-31

Applicant: 재단법인서울대학교산학협력재단

Inventor： 박병국 ,  송재영

IPC: H01L21/336

Abstract: 본 발명은 핀과 리세스 혼합 채널 영역을 가진 전계효과트랜지스터 및 그 제조방법에 관한 것으로, 벌크 기판 위에 넓은 소스/드레인 면적과 자기 정렬형으로 구현된 핀 및 리세스 혼합 채널 MOSFET 구조를 가짐으로써, 전류 구동 능력을 근본적으로 향상시킨 새로운 FIREFET 소자 구조와 비교적 간단한 공정 방법으로 소스/드레인과 게이트 사이를 자기 정렬형으로 제조할 수 있는 상기 FIREFET 소자의 제조방법이 개시된다.
핀, 리세스, FinFET, MOSFET

公开(公告)号：KR1020060070350A

公开(公告)日：2006-06-23

申请号：KR1020040109058

申请日：2004-12-20

Applicant: 재단법인서울대학교산학협력재단

Inventor： 이종덕 ,  박병국 ,  진성훈 ,  이천안

IPC: H01L29/786

CPC classification number: H01L51/0529 ,  H01L21/8236

Abstract: 본 발명은 산화막인 게이트 절연막 위에 PMMA 층 또는 증가형 특성을 보이는 게이트 절연막을 도입하여 제조한 p 채널 증가형 유기 반도체 구동 소자 및 p 채널 공핍형 유기 반도체 부하 소자를 연결하거나, 게이트 절연막으로서 비휘발성 유기 메모리 층을 도입하고 전기적인 프로그래밍에 의하여 음의 문턱전압을 갖는 p 채널 증가형 유기 반도체 구동 소자 및 전기적인 프로그래밍에 의하여 양의 문턱전압을 갖는 p 채널 공핍형 유기 반도체 부하 소자를 연결한 유기 반도체 회로가 제공된다.
본 발명의 p 채널 증가형 유기 반도체 구동 소자와 p 채널 공핍형 유기 반도체 부하 소자를 함께 동일 기판 위에 형성하고, 연결하면 풀 스윙이 가능한 유기 반도체 회로를 쉽게 구현할 수 있다.
p 채널, 유기 반도체 회로, 풀 스윙, 증가형 구동 소자, 공핍형 부하 소자, PMMA 층, 게이트 절연막, 유기 메모리, 프로그래밍

公开(公告)号：KR1020060062482A

公开(公告)日：2006-06-12

申请号：KR1020040101338

申请日：2004-12-03

Applicant: 재단법인서울대학교산학협력재단

Inventor： 이종덕 ,  박병국 ,  진성훈

IPC: H01L51/40 ,  H01L29/78

CPC classification number: H01L51/0554 ,  H01L27/3274 ,  H01L29/4908 ,  H01L51/0541

Abstract: 본 발명은 종래 유기트랜지스터의 이동도 특성과 전류 점멸비(I
on /I
off ratio)를 동시에 개선하기 위한 이중 유기 박막층을 갖는 상극 구조 유기 트랜지스터의 제조방법에 관한 것으로, 게이트 절연막의 상부에 제 1 유기 반도체 박막층을 형성하는 단계 이외에 상기 제 1 유기 반도체 박막층의 상부에 제 2 유기 반도체 박막층을 형성하는 단계를 공정조건을 달리하여 별도로 행하는 이중 증착 방법(Two-Step-Deposition method)을 채택하여, 각 유기 반도체 박막층의 그레인 사이즈를 달리함으로써, 제 1 유기 반도체 박막층의 큰 그레인 사이즈에 의하여 이동도 특성을 향상시키고 동시에 제 2 유기 반도체 박막층의 작은 그레인 사이즈에 의하여 전류 점멸비를 향상시키는 방법을 제공한다.
이동도, 전류 점멸비, 유기 반도체, 유기 트랜지스터, 펜타신

公开(公告)号：KR100559115B1

公开(公告)日：2006-03-10

申请号：KR1020040055051

申请日：2004-07-15

Applicant: 재단법인서울대학교산학협력재단

Inventor： 박병국 ,  이종덕 ,  최병용

IPC: H01L29/78

Abstract: 본 발명은 전계 효과 트랜지스터의 제조방법에 관한 것으로, 실리콘 및 실리콘 게르마늄 에피텍시(epitaxy) 기술을 적용한 SOI 기판을 이용하여 'T'자형의 게이트 형상을 갖는 소자를 제조함으로써, 종래 'T'자형 게이트 소자의 특성을 그대로 가지면서, 채널은 에피텍시로 얇게 길러진 SOI의 실리콘 에피층을 사용하여 극미세 전계 효과 트랜지스터로 바람직한 완전 공핍형(Fully Depleted Type)의 동작을 만들어 주며, 소스/드레인은 에피텍시로 두껍게 길러진 실리콘 게르마늄 에피층을 이용함으로써 소스/드레인의 시리즈 저항을 줄이고, 나아가 전계 효과 트랜지스터의 채널이 형성될 영역을 형성하기 위한 공정을 개선 함으로써 채널 영역의 실리콘층 두께를 균일성(uniformity)과 재현성(reproducibility) 있게 구현하는 방법을 제공하고 있다.
전계, 효과, 트랜지스터, 측벽, 게르마늄, 에피텍시, SOI

公开(公告)号：KR100533820B1

公开(公告)日：2005-12-06

申请号：KR1020030035440

申请日：2003-06-02

Applicant: 재단법인서울대학교산학협력재단

Inventor： 박병국 ,  이종덕 ,  이천안

IPC: G09G3/30

Abstract: 본 발명은 단일 실리콘 기판에 구동회로와 픽셀어레이가 함께 구현되는 마이크로 디스플레이의 픽셀어레이 열을 구동하기 위한 방법 및 구동회로에 관한 것으로서, 종래의 평판 디스플레이 구동회로에서 열 구동회로에 각 열마다 래치와 디지털-아날로그 변환기(Digital-to-Analog Converter, 이하 DAC라 함)가 있어서 구동회로 면적이 커졌던 문제점을 개선하기 위한 것이다. 본 발명에 의한, 열 구동방법은 각 열에 있던 래치를 모두 없애서 외부에서 들어오는 데이터들이 차례로 DAC를 거쳐 바로 각 열을 구동하도록 하고, 시프트 레지스터 출력신호를 두 개 이상으로 블록화 하여 특정 블록에 해당하는 출력신호 사이에서만 이에 해당하는 DAC가 순차적으로 작동되도록 함으로써, 종래 기술에 비해, 열 구동회로가 차지하는 면적을 크게 줄일 수 있고 불필요한 전력 소모를 방지하여 저전력 구동도 가능하게 되었다. 이와 함께 상기 발명을 실시하는데 직접 사용되는 DAC 동작 제어회로와 열 구동회로도 각각 제공된다.